CMOS 65nm工艺下低功耗单元库设计.docx

1、学校代码： 分类号： 密 级： UDC： 学 号： CMOS 65nm 工艺下低功耗单元库设计研究生姓名： 导 师 姓 名： 申请学位类别 工学硕士 学位授予单位 东 南 大 学 一级学科名称 电子科学与技术 论文答辩日期 二级学科名称 集成电路设计 学位授予日期 答辩委员会主席 评 阅 人 年 月 硕 士 学 位 论 文CMOS 65nm 工艺下低功耗单元库设计专 业 名 称： 集成电路设计 研究生姓名： 导 师 姓 名： 摘要I摘要为满足芯片设计的低功耗需求，业界形成了从系统级、逻辑设计级到标准单元库的多层次低功耗设计方案。采用低功耗单元库可以有效降低系统芯片（System on chip

2、, SoC）的功耗。本文对工艺厂商提供的标准单元库中的部分单元的电路结构进行低功耗优化来设计一个低功耗标准单元库。本文首先对一款典型的 SoC 芯片进行功耗分析，根据各类单元在芯片总功耗中的比重，确定进行低功耗优化的单元，共 6 种单元，包括异步复位触发器、带扫描端的异步复位触发器以及它们的单 Q 端输出单元、三输入与门和三输入或门。对组合逻辑单元本文采用基于传输门的低功耗电路结构，通过帕累托多目标优化的方法对其电路结构中的 MOS 管参数进行设计。对时序逻辑单元本文采用经改进的 ACFF5HD 触发器电路结构。为了丰富单元的驱动能力，本文对所有低功耗单元进行多驱动能力设计，包括 V0、V1

3、、V2 和 V4 四种驱动能力。在进行版图设计后，本文进行了单元信息库、抽象视图以及 Verilog 模型的设计。本文在 SMIC 65nm LL(Low Leakage)工艺下完成了以上低功耗标准单元及其单元库的设计，并应用于两个验证电路中，得到相比采用 SMIC 单元库时电路的功耗收益。 （1）应用于时序基准测试电路集（ISCAS89）中的五个电路中，在 5%15%的数据翻转率下，得到 33.57%67.35%的功耗收益，数据翻转率越低功耗收益越高。 （2）应用在 AES 加密电路中，进行最高精度的 HSIM 仿真，其功耗收益在 11.7%13.0%之间。关键词：低功耗，标准单元库，帕累托

4、多目标优化，触发器，HSIM 仿真AbstractIIIAbstractTo meet the low-power need of chip design, multi-levels of low-power design solutions are used from system level, logic design to standard cell library. It is an effective method to reduce power consumption of the SoC(System on Chip) by using low-power standard ce

5、ll library. In this thesis, a low-power standard cell library is designed by optimizing structures of several cells.Firstly, power analysis is made on a typical SoC chip. By analyzing the power consumption distribution of various standard cells, six types of cells are selected as the low power optim

6、ization objects, including D flip-flop with asynchronous reset pin, scan D filp-flop with asynchronous reset pin and their single output instances, three-inputs AND gate and three-inputs OR gate. Secondly, for the design of the combinational logic cells, a novel transmission-gate-based (TG-based) AN

7、D and OR gates are adopted which have new structures and lower power consumption. Meanwhile, Pareto multi-objective optimization method is used to choose a better set of size parameters of the transistor. As to the design of the flip-flop, the low power ACFF5HD circuit structure is selected. Then al

8、l of the low power cells have been designed for full driving strengths, including V0, V1, V2, V4. The cell library, framview and verilog model are builded, after the layout design. All the low power cells are designed using the SMIC 65nm LL(Low Leakage) process. Finaly two verification suites are us

9、ed to test the power benefit of the low-power library, compared with the library of SMIC. (1)The first suit includes five circuits from ISCAS89 benchmark circuits. At the data activity of 5%15%, the power consumption gain changes from 67.35% to 33.57%, the lower data activity the more power benefit.

10、 (2)Above all, the AES encryption circuit is simulated by HSIM with the highest simulation accuracy, and the power benefit is between 11.7% and 13.0%.Keywords: Low-power, standard cell library, Pareto multi-objective optimization, Filp-flop, HSIM simulation目录V目录摘要 .IAbstract.III目录 .V第一章 绪论 11.1 课题研究

11、背景和意义 .11.2 国内外的发展和研究现状 .21.3 本论文的工作内容和组织结构 .5第二章 低功耗单元库设计概述 72.1 CMOS 电路的功耗来源 72.1.1 CMOS 电路的动态功耗 .72.1.2 CMOS 电路的静态功耗 .82.2 单元库设计技术 .92.2.1 工艺以及设计规则 92.2.2 标准单元库设计 102.2.2.1 原理图 .112.2.2.2 单元版图 .112.2.2.3 抽象视图 .132.2.2.4 网表 .132.2.2.5 行为级视图 .142.2.2.6 单元信息库 .142.3 低功耗单元库 .152.4 本章小结 .15第三章 组合逻辑标准单

12、元设计 173.1 确定本文优化的单元 .173.2 组合逻辑单元设计及仿真 .183.2.1 电路原理分析 193.2.2 电路仿真及 MOS 管参数设计 .213.2.2.1 帕累托优化 .213.2.2.2 指标简化及测量 .223.2.2.3 参数仿真和筛选 .243.2.3 电路稳定性分析 273.3 本章小结 .29第四章 时序逻辑标准单元设计 314.1 电路指标分析与测量 .314.2 低功耗触发器电路结构设计 .33目录VI4.2.1 异步复位触发器电路结构设计 334.2.2 带扫描端的异步复位触发器电路结构设计 394.3 触发器电路参数设计与仿真 .394.3.1 异步

13、复位触发器电路仿真 394.3.2 带扫描端的异步复位触发器仿真 414.4 稳定性分析 .444.5 本章小结 .44第五章 单元版图设计及后仿建库 475.1 单元版图设计 .475.2 抽象视图设计 .485.3 版图后仿真 .505.3.1 单元寄生参数批处理 505.3.2 组合逻辑单元仿真分析 525.3.3 时序逻辑单元仿真分析 535.4 单元表征建库 .545.4.1 Siliconsmart 建库流程 555.4.2 Siliconsmart 表征建库 565.5 本章小结 .58第六章 单元库在集成电路中的应用与验证 596.1 ISCAS89 基准测试电路仿真验证 59

14、6.2 AES 加密电路仿真验证 626.3 HSIM 全芯片仿真验证 .646.4 本章小结 .67第七章 总结与展望 697.1 总结 .697.2 展望 .69致谢 71参考文献 73作者简介 77附录 A .79第一章 绪论1第一章 绪论随着集成电路设计与工艺制造技术的不断进步，可以在单个芯片里集成一个系统所需的所有模块从而形成一个超大规模的集成电路芯片系统芯片。同时工艺的进步也使得芯片的工作频率得到持续提升，带来芯片功耗的迅速增加。大部分功耗会转化成热能，使芯片的工作温度升高，影响芯片正常工作，从而增加芯片的封装成本，甚至对芯片造成不可恢复的损坏 1。目前功耗约束已逐渐和性能、面积、

15、稳定性等要求一起成为芯片设计过程中最主要的约束，低功耗设计制约着集成电路设计的进一步发展 2。同时随着移动智能时代的到来，移动智能终端的迅猛发展对芯片的低功耗设计提出了更高的需求，芯片的低功耗设计技术已成为国内外研究的热点领域。本章首先介绍课题的研究背景和意义，并分析目前国内外的发展和研究现状，最后介绍本论文的工作内容和组织结构。1.1 课题研究背景和意义1968 年 Intel 公司的工程师戈登 摩尔根据芯片发展趋势做出了一个晶体管发展报告，也就是著名的摩尔定律：集成电路上可容纳的晶体管数目，约每隔 18 个月便会增加一倍，性能也将提升一倍。同时集成电路制造技术的持续演进也印证了摩尔定律的正

16、确性， 1965 年一个芯片可以集成 60个器件，而到了 1975 年这个数字翻了一千倍，达到 6 万，2012 年 AMD 公司推出的推土机处理器的晶体管数目则超过 12 亿个，同时工艺也从微米量级发展到深亚微米量级，如 TSMC 公司的28nm 工艺现在已经规模量产，并于 2013 年试产 20nm 工艺， 2014 年试产 16nm FinFET（Fin Field-Effect Transistor）工艺技术。与此相对应芯片的功耗密度也迅速成倍增加 34，芯片的功耗问题不仅影响芯片的性能，同时对芯片的稳定性、封装成本的影响越来越大，降低芯片的功耗对芯片设计者而言越来越来紧迫。在 90n

17、m 工艺成为实用技术之前，解决功耗的方法就是简单的减小芯片的几何尺寸，降低电容以及芯片的工作电压，就可以降低芯片的功耗。但随着集成电路的生产工艺进入 65nm 以及深亚微米尺度后，芯片的工作电压已经基本保持恒定，同时晶体管的漏电问题也变的不可忽略，并使得降低功耗变得越来越困难 2。另外随着工艺尺寸的持续缩小，使得 SoC 芯片设计技术迅速发展，单个芯片上集成的功能模块越来越多，芯片的集成度和工作频率持续提高，功耗密度也越来越大，从而对芯片的设计和散热提出了严峻的挑战 1。另外移动互联网时代的到来大大促进了各种智能终端的繁荣，多核高性能、高分辨率大屏幕、超清晰视频编解码、超薄便携的产品越来越受到

18、消费者的欢迎，同时也越来越耗电，而为智能终端提供能源的电池的容量每 5 年只有 30%的增长，远远满足不了智能终端的功耗增长需求。另外对便携超薄的需求和大容量电池的安全隐患都限制了电池容量的增长，这极大的影响了终端设备的用户体验，使得低功耗产品更有市场竞争力。2013 年我国芯片进口额超过 2000 亿美元，继续超过石油进口额，同时与国外先进水平的差距继续拉大。随着 4G 通信技术的发展，预计到 2015 年国内集成电路市场规模将超过 1 万亿元，这东南大学硕士学位论文2一切都为我国本土集成电路产业的发展提供了广阔的空间。目前 65nm 工艺已成为国内芯片设计的主流技术，如全志公司的 A10、

19、君正公司的4770、AML 公司的 8726、瑞芯微公司的 RK28 系列及其高端数模混合 SoC 芯片 RK Cayman（RK273x ） 、东南大学 ASIC 中心的 SEU6xxx 系列芯片使用的都是 65nm 工艺。65nm 工艺经过国外多年的使用，其工艺以及设计平台已经相当成熟，另外从技术上看，45nm 工艺开始使用了具有较高难度的工艺技术，如高 K 金属栅、低 K 材料等，同时国内工艺厂商 SMIC 公司的 65nm工艺已在 2009 年进入规模量产。本课题选择低功耗单元库作为设计对象，主要应用于 SoC 芯片设计中，来降低其静态和动态功耗。由于本课题采用新的低功耗单元电路结构来

20、实现低功耗目标，从而对其稳定性、功耗、性能、面积等有很高的要求，需要对新的电路结构进行深入的仿真分析和设计，此外也对标准单元的版图设计提出了很高的规范要求。单元库中的单元种类数目繁多，本文首先要根据效率及工作量来确定最值得优化的单元种类，这就需要对 SoC 芯片中使用的各类单元的功耗分布情况进行深入的分析。另外还需要通过仿真电路来验证本文设计的低功耗单元库的性能、功耗等各方面指标。所以本课题提出的基于 CMOS 65nm 工艺的低功耗单元库设计具有一定的工程应用价值。1.2 国内外的发展和研究现状在 65nm 工艺之前，虽然工艺不断进步，芯片总的功耗密度却都基本维持不变。但是在 2005 年，

21、ITRS （国际半导体技术路线图）公布了一项研究，结果表明，在 65nm 节点，芯片的动态功耗密度和静态功耗将分别增加 1.43 倍和 2.5 倍。当采用高性能 65nm 工艺进行芯片设计时，芯片消耗能量的 50%由静态功耗引起的。近年来降低芯片静态功耗的主流技术有：多阈值、电源关断（PowerGate） 、低功耗单元库等 567。降低芯片动态功耗的主流技术有：多电压域、时钟关断（ClockGate） 、动态电压频率调节（Dynamic Voltage Frequency Scaling, DVFS） 8以及低功耗单元库等 5。与单元库相关的一些国内外的发展和研究现状如下所示： 单元库在低功耗

22、单元库方面，进入 65nm 工艺节点后，各工艺厂商也都推出了高速（High Speed） 、高密度（High Density）以及低功耗（ Low Power）标准单元库来满足深亚微米 SoC 设计对性能、面积、功耗的需求。设计低功耗单元库已成为降低 SoC 芯片的一种方法，而各工艺厂商主要是以性能的牺牲换取功耗的降低，推出不同的单元库以供用户根据自己的需求进行选择，而其单元自身的具体实现电路却并没有改进。如 TSMC 公司在 2005 底推出 65nm 工艺时就同时包含 GP（General Purpose） 、LP（Low Power）以及 ULP（Ultra Low Power）工艺分别

23、面向高性能、低功耗以及超低功耗等应用场景。此外 TSMC 公司在 65nm LP 工艺下，又提供 12T 和 9T 两种单元库来进行性能和功耗的平衡，从而降低芯片的功耗。随着集成电路工艺持续往前推进，漏电功耗将使得降低芯片的功耗越来越困难。泄漏电流与阈值电压呈指数相关，多阈值技术成为降低漏电功耗的主流方法，如TSMC 公司的 65nm LP 工艺库就包含低阈值电压、高阈值电压、标准阈值电压等不同阈值电压的标准电路单元。芯片设计者可以通过多阈值单元库在泄漏功耗和高性能之间取得折中。多阈值单元库第一章 绪论3通常包含至少两组完全相同的单元，它们有不同的阈值电压。较高阈值电压的单元电路速度比较慢，但

24、泄漏功耗较少；而较低阈值电压的单元则正好相反，它们速度比较快但泄漏功耗较高。一个高阈值电压单元的泄漏功耗通常比低阈值电压单元低 50%9。2013 年 Synopsys 公司发布的新 DesignWare高性能核（HPC ）设计套件就包含了一套高速和高密度的标准单元库，以便让设计者对速度和功耗取得最佳平衡 10。该库包括超过 125 个新的标准单元，如在触发器方面为提高 CPU 的性能进行了高速触发器设计，为降低功耗进行了多比特触发器（Multi-bit flops）设计，为降低芯片面积又设计了对面积进行优化的触发器。该设计套件为先进的 CPU 核带来高达 10%的性能提升，在 Imagina

25、tion 的 PowerVR 6 系列 GPU 核上实现高达 10%的面积减少和高达 25%的功耗降低。 存储器单元在单元电路方面，国内外的研究机构则针对各种单元提出了新的低功耗电路结构或功耗优化方案来降低标准单元的功耗。如 Keejong 在 2005 年提出了一种低功耗 SRAM 单元，charge-recycling SRAM11（CR-SRAM ）并在 2007 年 12和 2008 年 13对其进行改进,相比传统的 SRAM 分别降低了68%和 88%的功耗。2010 年韩国学者 Byung-Do Yang 又对该 CR-SRAM 进行了改进 14。 触发器日本东芝公司早期在 199

26、9 年的国际固态电路会议（International Solid-State Circuits Conference，ISSCC）上就提出了一种在时钟端进行时钟门控来降低功耗的触发器（ Clock on demand flip-flop， CODFF） ，通过将触发器的输入端 D 和输出端 Q 进行异或操作来判断触发器是否需要进行状态翻转，从而对触发器的时钟端进行控制 1516。Nedovic 等人 2000 年对基于脉冲的高性能混合触发器（Hybrid Latch Flip-Flop, HLFF）进行了低功耗优化，当输入端不改变时利用触发器之前的状态信息将内部的节点锁定在低电平，从而实现有条

27、件的预充电，以此来降低 HLFF 触发器的功耗，但是对触发器的性能带来了负面的影响 17。在高性能触发器 HLFF 的基础上，近年来还有 DMFF18（ Data-mapping Flip-Flop） 、CPFF 19（Conditional precharge Flip-Flop） 、CCKFF 20（Conditional clocking Flip-Flop） 、CCFF 21（Conditional-capture Flip-Flop）等新型低功耗触发器。D l yDQ NC KC KC KD BC K D BC KC K D BS BQ NQ图 1-1 DMFF 触 发 器 的 电

28、路 结 构 图东南大学硕士学位论文4虽然这些新型的低功耗触发器具有更好的性能和低功耗特性以及更少的晶体管数目，但是它们都是基于脉冲的触发器，具有相比传统触发器更差的稳定性。同时随着集成电路制造工艺的不断进步，由于工艺偏差带来的影响会进一步恶化基于脉冲的触发器的稳定性。其中典型的脉冲式低功耗触发器 DMFF 的电路结构如图 1-1 所示，其中信号 DB 是输入数据 D 的反相位信号，CKDB 信号是时钟信号 CK 经过延时单元 Dly 后再反相的信号，只有在 D=1 且 Q=0 的时候该触发器电路中的内部节点 SB 才会产生一个低电平脉冲，从而使输出端 Q 产生一个从 0 到 1 的正跳变，其它

29、情况下该电路中没有冗余的电压跳变，从而具有较好的低功耗性，同时因为其是脉冲式触发器，相比传统的主从式触发器具有更好的性能。国内的清华大学在 2006 年也提出了一种新型的低功耗、高速主从触发器 MSDFF22。在 2011 年的 ISSCC 会议上日本东芝的 Chen Kong The 等人提出了一种基于数据变化率的单相位时钟低功耗 D 触发器电路结构 ACFF（D-Flip-Flop with Adaptive-Coupling Configuration） ，在数据变化率为零时相比传统的触发器电路，ACFF 触发器可节省 77%的功耗，同时该触发器只使用 22个晶体管 23。该文提到典型的

30、 SoC 芯片的数据变化率在 5%15 之间，此时该触发器也可达到68%54%的功耗收益，在其测试芯片中，使用 ACFF 触发器替换了芯片中 84%的触发器后得到的功耗收益最大可以达到 24%。传统主从锁存器式触发器采用时钟反相器来产生互补相位的两个时钟信号，并通过该互补相位时钟信号实现数据从主锁存器到从锁存器的单相传输，从而实现触发器的功能。而 ACFF 触发器电路采用单相位时钟，随着触发器的数据翻转率越来越低，传统触发器消耗在时钟反相器上面的功耗所占比例越来越高，当触发器数据端的数据保持不变时，也就是数据翻转率为零时，触发器消耗的功耗主要由时钟反相器产生的动态功耗构成。ACFF 通过采用单

31、相位的时钟信号，可以将时钟反相器产生的功耗消除，从而得到功耗收益。同时 ACFF 使用更少的晶体管，这也降低了 ACFF 触发器的静态功耗。在 2012 年的 ISSCC 会议上 Berkeley、Michigan 等大学的学者提出了基于 CP3L（Conditional Push-Pull Pulsed Latch）锁存器的低功耗触发器，其功耗延时积 EDP（Energy-Delay Product）达到了 726fJps，具有较高的性能以及较好的能量利用效率 24。在 2013 年的 ASSCC 会议上日本东芝公司的另一个研究团队 Natsumi Kawai 等学者又提出了一种采用电路逻辑

32、压缩的单相位时钟低功耗触发器，TCFF（Topologically-Compressed Flip-Flop） 25。在数据变化率为零时相比传统的主从锁存器式触发器电路，TCFF 触发器可节省 75%的功耗，同时只用用 21 个晶体管。TCFF 通过将具有相同输入和输出的逻辑功能进行逻辑压缩的方法来降低触发器使用的晶体管数量。TCFF 触发器和 ACFF 触发器都通过采用单相位时钟来降低功耗，但同时相较于 ACFF 触发器具有更好的性能和稳定性。在 2013 年的 ISSCC 会议上来自台湾国立中正大学的学者， Jian-Shiun，Chingwei Yeh，Jinn-Shyan Wang 等

33、，提出了应用于状态保持的具有更低静态功耗的触发器，SRFF（State-Retention Flip-Flop） ，该触发器采用自超级电源关断（Self-Super-Cutoff）技术在关断的情况下，使用 PMOS 管堆叠进一步降低 PMOS 的漏电电流，从而降低芯片的静态功耗，同时具有关断情况下的状态保持功能 26。在 2014 年的 ISSCC 会议上，美国密西根大学的 Yejoong Kim 等人又提出了一种由 24 个晶体管构成的静态单相位时钟低功耗触发器（Static Contention-Free Single-Phase-Clocked Flip-第一章 绪论5Flop，S 2C

34、FF） 27。该触发器同样采用单相位的时钟，来消除时钟反相器消耗的功耗，但相比ACFF 触发器 S2CFF 触发器能更好的消除状态竞争，同时具有较好的性能。 组合逻辑另一方面在组合逻辑的低功耗电路实现方面，台湾学者提出了一种新颖的与门、或门实现电路，基于传输门电路结构实现较低的功耗 28。该文指出该结构相比传统的与门、或门电路的实现方案有更好的功耗收益以及更少的 MOS 管数目，同时静态功耗收益达到 29.5%同时功耗收益也达到 15.3%。另外随着在标准库单元设计方面存在的诸如性能、功耗以及可靠性方面多维约束，Matthias 等人在 2009 年提出了在设计 CMOS 标准库单元的过程中对

35、单元的晶体管参数设计采用多目标优化的方法，也就是帕累托优化，从而在多个目标约束中间进行平衡 2930。通过帕累托算法在可能的参数设计中得到帕累托集，再根据具体的设计目标从得到的帕累托集中进行筛选得到对应的电路参数向量。1.3 本论文的工作内容和组织结构如今进行 SoC 芯片设计都是在标准单元库、存储器以及各类 IP 的基础上进行系统设计并通过综合工具将设计转换成由标准单元组成的网表，然后通过布局布线形成最终交付工艺厂商生产的版图数据。标准单元库是联系底层电路和上层设计的纽带，是进行超大规模集成电路（Very Large Scale Integration, VLSI）设计的基础。设计一个低功耗

36、标准单元库对降低 SoC 芯片的功耗具有重要的意义。本文主要围绕在 CMOS 65nm 工艺下的低功耗单元库的设计工作进行展开。通过对典型 SoC 芯片设计中使用的标准单元进行功耗分析，确定主要对时序逻辑单元触发器以及常见的与门、或门进行功耗优化设计。通过对一些新型的低功耗电路进行性能、功耗以及稳定性等方面的仿真分析，确定单元电路采用的电路结构并进行电路参数设计。本文在 SMIC 65nm LL 工艺上进行相关单元的电路结构、电路参数以及单元的版图设计，同时进行标准单元抽象视图生成以及单元表征建库，以便上层的综合软件以及下层布局布线工具进行调用，从而能顺利的应用在目前主流的基于标准单元库的 V

37、LSI 设计流程中。最后通过三个验证电路对本文新设计的单元库进行功能验证和功耗收益仿真分析。在本文的后续部分中使用 SMIC 65nm 工艺描述本文采用的 SMIC 65nm LL 工艺。由于 SoC 芯片设计中的一些参数与其所处的 PVT 环境有关系，以下所示的设计指标以典型环境下的测量为主，即 TT 工艺角、1.2V 、25C。另外，本文设计的触发器是基于电路的数据变化率的低功耗触发器，当电路的数据变化率较低时，功耗收益较大，当数据变化率较高时，功耗收益较小。在典型的 SoC 芯片中，数据变化率一般在 5%15%之间，本文以 10%的数据变化率作为评定触发器功耗收益设计指标时的参考数据变化

38、率。本文设计的单元库的设计指标如下： 设计的低功耗单元都包含原 CMOS 单元库里面单元的所有驱动类型 触发器单元在 10%的数据变化率下动态功耗平均比原 CMOS 单元库中单元降低 50% 低功耗单元的静态功耗平均比 CMOS 库单元降低 15% 设计的与或门单元的动态功耗平均比原 CMOS 库单元降低 20%东南大学硕士学位论文6 所设计低功耗单元版图面积不大于原 CMOS 库单元的 120% 所设计低功耗单元性能不低于原 CMOS 库单元的 90% 所设计单元经蒙特卡罗分析得到的稳定性不低于原 CMOS 库单元 AES（Advanced Encryption Standard, AES）

39、仿真验证电路的动态功耗平均降低 15%，静态功耗降低 10%本文采用 SMIC 65nm 工艺来进行低功耗标准单元库的设计以及验证。主要工作是通过采用新型的低功耗单元电路结构进行标准单元库的设计并通过仿真测试电路，ISCAS89 测试电路和 AES加密电路对单元库的功能和功耗节省情况进行仿真验证。本论文的后续章节安排如下：（1） 第二章主要是低功耗设计方法的概述，首先介绍 CMOS 电路的功耗来源分析，然后介绍业界常用的以及正在热门研究的低功耗设计技术。从不同方面分析各种方法的优缺点。最后重点介绍低功耗单元库的设计技术。（2） 第三、四章主要是低功耗单元库中逻辑单元的设计，通过对一个典型的 S

40、oC 芯片中各种类型单元消耗的功耗占芯片整体功耗的比重情况进行分析，得到重点进行优化设计的单元类型，主要是时序逻辑单元触发器以及组合逻辑单元与门、或门等。并在 SMIC 65nm 工艺下对其低功耗电路结构进行 HSPICE 仿真设计，根据对性能和功耗的要求确定每个具体单元的晶体管参数。并通过多次蒙特卡罗分析设计电路的稳定性。（3） 第五章主要是对设计好的电路进行版图、抽象视图等设计，并在版图的基础上进行单元寄生参数的提取，通过建库工具 Siliconsmart 进行单元信息库的设计。（4） 第六章主要是将第五章设计好的标准单元库应用于三个验证电路中，实现基于本文设计的低功耗单元库的电路设计，通

41、过对电路的功能、性能以及功耗进行仿真，来对低功耗标准单元库进行仿真分析。（5） 第七章对本论文进行最后总结与展望，在提出本文设计过程中的不足之处的基础上对需要下一步需要开展的后续工作进行展望。1 Ma S T, Keshavarzi A, De V, et al. A statistical model for extracting geometric sources of transistor performance variationJ. Electron Devices, IEEE Transactions on, 2004, 51(1): 36-412 Srikanth Jadcher

42、la, Janick Bergeron, et al. 低功耗验证方法学M. 刘雷波, 夏宇闻译. 北京: 北京航空航天大学出版社,20123 Dennard R H, Gaensslen F H, Rideout V L, et al. Design of ion-implanted MOSFETs with very small physical dimensionsJ. Solid-State Circuits, IEEE Journal of, 1974, 9(5): 256-2684 Bo Li, WeiWei Shan and Neil Goldsman, et al. Inexh

43、austible Wireless Nodes Using Harvesting RF EnergyJ. Proceedings of International Semiconductor Device Research Symposium (ISDRS), 20135 Rabaey, Jan M., and Massoud Pedram, eds. Low power design methodologiesM. Springer US, 19966钟涛, 王豪才. CMOS 集成电路的功耗优化和低功耗设计技术J. 微电子学, 2000, 30(2): 106-1127 Yeap G K.

44、 Practical low power digital VLSI designM. Kluwer Academic Publishers, 19988 Shan Weiwei, Gu Haolin, Li Bo, et al. An improved timing monitor for deep dynamic voltage scaling systemJ.IEICE Electronics Express, 2013,10(6): 1-79 Chinnery D, Keutzer K. Closing the power gap between ASIC p i n ( I ) d i

45、 r e c t i o n : i n p u t ;c a p a c i t a n c e : 0 . 0 0 4 9 5 ;p i n ( Z ) d i r e c t i o n : o u t p u t ;c a p a c i t a n c e : 0 ;f u n c t i o n : “ ( ! I ) ” ;i n t e r n a l _ p o w e r ( ) r e l a t e d _ p i n : “ I ” ; r i s e _ p o w e r ( ) f a l l _ p o w e r ( ) t i m i n g ( ) r

46、e l a t e d _ p i n : “ I ” ;. S U B C K T I N H D V 0 I Z N V D D V S SM N 1 Z N I V S S V S S N 1 2 L L W = 2 0 0 . 0 0 n L = 6 0 . 0 0 nM P 1 Z N I V D D V D D P 1 2 L L W = 2 8 0 . 0 0 n L = 6 0 . 0 0 n. E N D S I N H D V 0 c e l l d e f i n em o d u l e I N H D V 0 （ Z N ，I ） ;i n p u t I ;o u

47、t p u t Z N ;n o t I 0 （ Z N ， I ） ;s p e c i f y（ I = Z N ） = （ 1 . 0 , 1 . 0 ） ;e n d s p e c i f ye n d m o d u l e e n d c e l l d e f i n e（ a ） I N H D V 0 的网表（ b ） I N H D V 0 的 V e r i l o g 模型（ c ） I N H D V 0 的 L i b e r t y 模型图 2-4 反相器 INHDV0 的网表（a） 、Verilog 模型（ b）以及 Liberty 模型（c）2.2.2.5

48、行为级视图行为级视图是单元的 Verilog 级的描述，主要包含行为级描述块，如单元的端口及其方向。单元的逻辑功能以及每条路径的时序信息的说明部分。如图 2-4（b）所示为 SMIC65nm 工艺下反相器 INHDV0 的 Verilog 模型。2.2.2.6 单元信息库在通过逻辑综合将行为级描述语言 Verilog 设计的电路转换为门级网表并进行物理设计做布局布线的过程中需要两个重要的文件，抽象视图和单元信息库。目前业界广泛使用的是 Synopsys 公司开发定义的 Liberty 格式。单元信息库主要描述单元中输入到输出的每个路径在不同的工艺电压温度（Process Voltage Tem

49、perature, PVT）环境下的传播延时（Propagation delay） 、反转时间（Transition time） 、约束（Constraint）以及功耗等信息。这些数据主要通过HSPICE、FINSIM、HSIM 等电路仿真软件或者建库工具如 Siliconsmart 软件等仿真得到。Liberty格式的单元信息库文件通过综合工具如 DesignCompile 软件转换成综合工具可以识别的库交换文件第二章 低功耗单元库设计概述17就可以用于芯片综合以及时序分析。图 2-4（c）所示为 SMIC 65nm 工艺下反相器 INHDV0 的单元信息库文件示意图。图 2-4（c）包括反相器 INHDV0 的静