1、 第 I 页 共 IV 页基于 FPGA 的 DDS 信号发生器研究与实现摘要任意波形发生器己成为现代测试领域应用最为广泛的通用仪器之一，代表了信号源的发展方向。直接数字频率合成(DDS)是近几年发展起来的一种频率合成新技术，它具有输出信号稳定、分辨率高、相位连续、可控性好等优点，在现代电子系统中应用十分广泛。论文首先介绍了 DDS 的发展及现状，并分析了 DDS 输出杂散噪声抑制等问题。利用 Altera 公司的设计工具 QuartusII 7.2 的软件编程和 Block Diagram的设计方法，将现场可编程逻辑器件(FPGA)和 DDS 技术相结合，完成了 DDS 信号发生器各个模块的
2、设计。采用流水线技术设计了 32 位相位累加器，大大提高了 DDS 系统的工作频率;利用 NiosII 软核实现人机接口和数据计算，波形生成部分采用了多种高性能的模拟集成电路，缩小了整个系统体积，对提高整个系统的性能指标起到了关键作用，满足了系统设计要求。最后，文章给出了主要模块的仿真结果和整个系统的测试结果。测试结果表明，该信号发生器基本达到了预期的设计指标，证明了利用 NiosII 软核实现 DDS 信号发生器的方案是可行的，且具有性价比高、设计灵活、性能可靠等优点。关键词:直接数字频率合成;现场可编程门阵列;流水线;NiosII;信号发生器;FPGA.第 II 页 共 IV 页The R
3、ealization of DDS Function Generator Based on FPGAAbstractArbitrary Waveform Generator(AWG) is one of the most popular instruments in modern testing domains, which represent the developing direction of signal; Direct Digital Frequency Synthesis (DDS) is newly developed technique which has many virtu
4、es ,such as stabile output signal、continuous phase、high precision、easy control etc .It is widely used in modem electron system. The thesis introduces the development and status of DDS，and analyzes some problems, such as the noise suppression of output signal noise. The various module designs of DDS
5、function generator are finished by combining FPGA and DDS technology under the software QuartusII version6.0 environment. The thesis explains the design and realization ways of all the modules ,such as using pipelining to technique to implement the 32- bit phase accumulator，using NiosII to input and
6、 count frequency and adopting high performance analog IC to design waveform generator for reducing the size of the system，which play an very important role in improving the performance of the whole system.Finally，the thesis gives the simulation results of main modules and test results of the whole s
7、ystem .The results indicate that the function generator has basically realized the expected design target .The design proves that using single chip and FPGA to realize DDS random signal generator is feasible, and it also has many virtues，such as low price、easy design and reliable performance.Keyword
8、: Digital Frequency Synthesis; Field Programmable Gate Array; 第 III 页 共 IV 页Pipelining; NiosII; Function Generator; FPGA目 录1 绪 论 .11.1 课题设计的背景和意义 11.2 国内外相关技术发展状况 21.3 函数发生器的几种实现方式 31.3.1 程序控制输出方式 31.3.2 DMA 输出方式 31.3.3 可变时钟计数器寻址方式 41.3.4 直接数字频率合成方式 41.4 本设计的主要内容 52 FPGA 直接数字频率合成信号(DDS) .62.1 频率合成技术
9、及发展 62.2 直接数字频率合成（DDS）的基本原理 .82.3.1DDS 主要性能指标 102.3.2 实际 DDS 输出噪声问题 .123 FPGA 信号发生器的设计基础 .153.1 硬件描述语言 .153.2 开发工具 Quartus II 7.2 153.2.1 Quartus II 的特点 163.2.2 使用 Quartus II 开发的基本步骤 163.3 FPGA/CPLD 设计技术 .183.3.1FPGA/CPLD 基本原理简介 183.3.2 基本特点 .183.3.3 设计方法 .193.3.4 FPGA 高端开发技术 213.3.5 设计流程 .224 FPGA
10、信号发生器的软硬件设计 .24第 IV 页 共 IV 页4.1 DDS 的几种设计方案 .244.1.1 采用专用 DDS 集成芯片的技术方案 .244.1.2 采用单片机+FPGA 的技术方案 264.1.3 采用 Nios II 软核的技术方案 274.2 Nios II 软核设计 .284.2.1 软核处理器的设计 .284.2.2 编码键的设计 .324.3 DDS 子系统设计 334.3.1 频率字锁存模块 lockl 的设计 .344.3.2 流水线型相位累加器设计 .344.3.3 双口 RAM 模块 374.3.4 Quartus 时序仿真图 394.4 模拟子系统设计 .40
11、4.4.1 D/A 转换电路设计 .404.4.2 滤波电路及放大驱动电路设计 .404.4.3 驱动电路设计 .415 结论 436.1 完成了哪些工作 .436.2 进一步研究方向 .44附录 .45参考文献 .53致谢 .55第 1 页 共 55 页1 绪 论信号源发展到今天，它的应用领域已经非常的广泛。教学科研、工业控制、通信产品研发等诸多领域均需要信号源模块的参与才能实现完善的功能。信号发生器的核心技术是频率合成技术，主要方法有：直接模拟频率合成 1、锁相环频率合成(PLL) 23、直接数字合成技术(DDS) 4。不同的频率合成技术，实现方案也多种多样 5。比如可以利用 DSP 芯片
12、进行设计，可以利用可编程逻辑器件（FPGA/CPLD ）进行设计，还可以利用专用的频率合成芯片来进行产品设计。1.1 课题设计的背景和意义波形发生器即通常所说的信号发生器是一种常用的信号源，广泛应用于通信，雷达，测控，电子对抗以及现代化仪器仪表等领域 6，是一种为电子测量工作提供符合严格技术要求的电信号设备，和示波器、电压表、频率计等仪器一样是最普通、最基本也是应用最广泛的电子仪器之一，几乎所有电参量的测量都要用到波形发生器。随着现代电子技术的飞速发展，现代电子测量工作对波形发生器的性能提出了更高的要求，不仅要求能产生正弦波、方波等标准波形，还能根据需要产生任意波形，且操作方便，输出波形质量好
13、，输出频率范围宽，输出频率稳定度、准确度及分辨率高，频率转换速度快且频率转换时输出波形相位连续等。可见，为适应现代电子技术的不断发展和市场需求，研究制作高性能的任意波形发生器 (Arbitrary waveform Generator，简称 AWG)7十分有必要，而且意义重大。一般传统的信号发生器都采用谐振法，即用具有频率选择性的回路来产生正弦振荡，获得所需频率。这种信号发生器虽然具有输出信号频率范围宽，结构简单等优点，但输出波形单一，不能产生任意波形，且频率稳定度和准确度较差，频率稳定度一般劣于 10-5/分，频率准确度一般在0.5%以下，对于作为精密测量用的信号发生器，其频率稳定度一般要求
14、达到 10-610-7。因此传统的信号发生器己经越来越不能满足现代电子测量的需要，正逐步退出历史舞台。而基于频率合成技术制成的信号发生器，由于可以获得很高的频率稳定度和精确度，因此发展非常迅速，尤其是最近随着现代电子技术的不断发展，其应用更是有了质的飞跃 8。第 2 页 共 55 页1.2 国内外相关技术发展状况波形发生器是能够产生大量的标准信号和用户定义信号，并保证高精度、高稳定性等优点，不仅可以模拟各种复杂信号，还可对频率、幅值、相移、波形进行动态、及时的控制，并能够与其它仪器进行通讯，组成自动测试系统，因此被广泛用于自动控制系统、振动激励、通讯和仪器仪表领域。在 70 年代前，信号发生器
15、主要有两类:正弦波和脉冲波，而函数发生器介于两类之间，能够提供正弦波、余弦波、方波、三角波、上弦波等几种常用标准波形，产生其它波形时，需要采用较复杂的电路和机电结合的方法。这个时期的波形发生器多采用模拟电子技术，而且模拟器件构成的电路存在着尺寸大、价格贵、功耗大等缺点，并且要产生较为复杂的信号波形，则电路结构非常复杂。同时，主要表现为两个突出问题，一是通过电位器的调节来实现输出频率的调节，因此很难将频率调到某一固定值;二是脉冲的占空比不可调节。在 70 年代后，微处理器的出现，可以利用处理器、A/D 和 D/A，硬件和软件使波形发生器的功能扩大，产生更加复杂的波形。这时期的波形发生器多以软件为
16、主，实质是采用微处理器对 DAC 的程序控制，就可以得到各种简单的波形。90 年代末，出现几种真正高性能、高价格的函数发生器,但是 HP 公司推出了型号为 HP77OS 的信号模拟装置系统，它由 HP877OA 任意波形数字化和HP1776A 波形发生软件组成。HP877OA 实际上也只能产生 8 中波形，而且价格昂贵。不久以后，Analogic 公司推出了型号为 Data-2020 的多波形合成器，Leeroy 公司生产的型号为 9100 的任意波形发生器等。到了二十一世纪，随着集成电路技术的高速发展，出现了多种工作频率可过 GHz 的 DDS 芯片，同时也推动了函数波形发生器的发展，200
17、3 年 Agilent 的产品 3322OA 能够产生 17 种波形，最高频率可达到 20M，2005 年的产品 N6O3OA能够产生高达 50OMHz 的频率，采样的频率可达 1.25GHz 9。由上面的产品可以看出，函数波形发生器发展很快近几年来，国际上波形发生器技术发展主要体现在以下几个方面:1.过去由于频率很低应用的范围比较狭小，输出波形频率的提高，使得波形发生器能应用于越来越广的领域。波形发生器软件的开发正使波形数据的输入第 3 页 共 55 页变得更加方便和容易。波形发生器通常允许用一系列的点、直线和固定的函数段把波形数据存入存储器。同时可以利用一种强有力的数学方程输入方式，复杂的
18、波形可以由几个比较简单的公式复合成 v=f(t)形式的波形方程的数学表达式产生。从而促进了函数波形发生器向任意波形发生器的发展，各种计算机语言的飞速发展也对任意波形发生器软件技术起到了推动作用。目前可以利用可视化编程语言(如 Visual Basic，Visual C 等等)编写任意波形发生器的软面板，这样允许从计算机显示屏上输入任意波形，来实现波形的输入。2.与 VXI 资源结合。目前，波形发生器由独立的台式仪器和适用于个人计算机的插卡以及新近开发的 VXI 模块。由于 VXI 总线的逐渐成熟和对测量仪器的高要求，在很多领域需要使用 VXI 系统测量产生复杂的波形，VXI 的系统资源提供了明
19、显的优越性，但由于开发 VXI 模块的周期长，而且需要专门的 VXI 机箱的配套使用，使得波形发生器 VXI 模块仅限于航空、军事及国防等大型领域。在民用方面，VXL 模块远远不如台式仪器更为方便。3随着信息技术蓬勃发展，台式仪器在走了一段下坡路之后，又重新繁荣起来。不过现在新的台式仪器的形态，和几年前的己有很大的不同。这些新一代台式仪器具有多种特性，可以执行多种功能。而且外形尺寸与价格，都比过去的类似产品减少了一半。1.3 函数发生器的几种实现方式任意波形发生器得实现方案主要有程序控制输出、DMA 输出、可变时钟计数器寻址和直接数字频率合成等多种方式。1.3.1 程序控制输出方式计算机根据波
20、形的函数表达式，计算出一系列波形数据瞬时值，并定时地逐个传送给 D/A 转换器，合成出所需要的波形。这种方式具有电路简单、实现方便等特点。但数据输出时不准确，会影响信号的频率和相位;波形数据输出依靠指令的执行来完成，当需要同时输出多个信号时，相邻信号通道的输出存在时间差;受计算机运行速度的限制，输出信号的频率较低。1.3.2 DMA 输出方式DMA(direct memory access)方式输出不依赖于程序的执行，由 DMA 控制器申请总线控制权，通过地址总线给出存储器的地址信号，同时选通存储器和第 4 页 共 55 页D/A 转换器，在两者之间建立直接的数据通道，使存储器相应单元中的波形
21、数据传送给 D/A 转换器转换后输出信号。DMA 方式输出信号，可以大大提高信号的数据输出速率。但也存在一些问题，如波形输出期间，微处理器因为失去了总线控制权，无法进行其他操作;在一个 DMA 操作中，只能在一个 D/A 转换器和存储器之间传送数据，无法实现多通道的信号输出。1.3.3 可变时钟计数器寻址方式采用可变时钟计数器寻址波形存储器表，该方法是一种传统型任意波形发生器。原理框图如图 1-1 所示:图 1-1 可变时钟计数器寻址的任意波形发生图中的计数器实际上是一个地址发生器，计数器的触发时钟脉冲由一个频率可以控制的频率发生器产生，通过改变频率发生器的频率设置值，实现调整计数器产生的地址
22、变化速率，从而改变输出的任意波形的频率。计数器产生的地址码提供读出存储器中波形数据所需要的地址信号，波形数据依次读出后送至高速 D/A 转换器，将之转变为模拟量，经低通滤波器后输出所需的波形。可见传统的任意波形发生器采用可变时钟和计数器寻址波形存储器表，此方法的优点是产生的地址连续，输出波形质量高。但其取样时频率较高，对硬件的要求也较高，而且常需多级分频或采用高性能的锁相环，其中分频式的任意波形发生器频率分辨率低，锁相式的任意波形发生器频率切换速度慢。1.3.4 直接数字频率合成方式DDS(direct digital synthesizer)是在一组存储器单元中按照信号波形数据点的输出次序存
23、储了将要输出波形的数据，在控制电路的协调控制下，以一定的速率，周而复始地将波形数据依次发送给 D/A 转换器转换成相应的模拟信号。由于用硬件电路取代了计算机的控制，信号输出稳定度高。如需更新输出信号，不必改动任何线路和元器件，只需改写存储器中的波形数据即可。更主可变时钟源计数器 波形存储器D/A 转换器低通滤波器第 5 页 共 55 页要的是，可以将微处理器从信号输出的负担中解脱出来。如图 1-2 为其工作流程图。图 1-2 直接数字频率合成方式的任意波形发生器1.4 本设计的主要内容本论文主要的工作是:首先介绍 DDS 的原理和结构，根据 DDS 的结构、参数，对 DDS 输出信号的频谱进行
24、理论分析，并对如何提高信号输出频率和波形质量等技术方法作了简要研究。提出了一种优化的 32 位累加器流水线技术，完成了该 DDS 信号发生器各模块设计及硬件实现。系统的核心是 FPGA 模块，完成 DDS 部分的设计，内部采用 SOPC 设计，将NiosII 软核作为控制核心，最后通过 USB 与电脑相连完成人机界面控制，用于频率字和波形的输入与计算。完成了电路总体设计和各个模块的硬件设计，同时完成了相关系统软件的编制及系统调试;并对系统各主要模块进行仿真。根据需要达到如下技术指标:(l)输出信号频率范围 100Hz200KHz，频率分辨力小于100Hz。(2)具有方(矩形)波、正弦波、锯齿波
25、、三角波等输出。并完成对整个系统的一些指标的测量，主要包括对输出频谱和频率精度的测量等。(3)输出波形幅度范围 05V（峰-峰值） ，可按步进 0.1V（峰-峰值）调整。(4) 具有显示输出波形的类型、重复频率（周期）和幅值的功能。波形数据设置频率设置频率信号源低通滤波器频率控制字地址发生器D/A 转换器波形存储器第 6 页 共 55 页2 FPGA 直接数字频率合成信号(DDS)2.1 频率合成技术及发展所谓频率合成，就是以一个精确度、稳定度较高的石英晶体振荡器作为基准频率，并利用加、减、乘、除等基本运算技术，以获得与石英晶体振荡器同等精确度和稳定度的大量离散频率信号。实现频率合成的电路称为
26、频率合成器。频率合成技术是现代通讯系统实现高性能指标的关键技术之一，很多电子设备的功能实现都依赖于频率合成器的性能，因此，频率合成理论也在二十世纪得到了飞速的发展，频率合成技术因而得到了广泛的应用。目前，频率合成技术已成为电子技术、空间技术和通信技术等现代电子系统的重要组成部分之一。不同用途的频率合成器其指标要求也有差异，例如通信机中的频率合成器与作为标准信号源的仪器用频率合成器就有很大的不同，军用和民用设备差异更大，因此难以给出完整的指标系列及其数值范围。随着现代科技的发展，尤其是电子技术的发展，对信号的要求越来越高，在很多场合所需的信号可能是跨波段、多频率段、高稳定性的。在通信、数字电视、
27、卫星定位、航空航天、雷达和电子对抗、电子测量遥测等技术领域内，对信号源频率的准确性和稳定性提出了越来越高的要求。近年来，频率合成技术得到了很大发展。早期的频率合成器由一组晶体组成的晶体振荡器，要输出多少个频率点，就需要多少个晶体，频率的切换由人工来完成，频率的准确度和稳定度主要由晶体来决定，很少与电路有关。随着频率合成技术的发展，上述合成法被一种叫做非相干合成的频率合成方法所代替，非相干合成法虽然也使用晶体，但它的工作方式是以少量的晶体产生许多频率。它与早期的合成法相比，成本降低了，而稳定性提高了。后来，人们提出了相干合成法，相干合成法就是由一个准确度和稳定度达到要求的参考源产生许多频率的方法
28、。它和非相干合成法的主要区别就是在频率合成的过程中所使用的频率源的数目不同。非相干合成用了许多晶体振荡器，而相干合成只使第 7 页 共 55 页用了一个参考频率源。因此，在相干合成装置中，输出频率的稳定度和准确度与参考源相同。最早的相干合成法称为直接相干合成法，也称为直接频率合成。随着计算机技术和数字信号理论的发展，在频率合成领域诞生了一种革命性的技术，它便是七十年代出现的直接数字频率合成技术(Direct Digital Frequency Synthesis，DDFS)，它从相位量化的概念出发进行频率合成。1971年，J.Tierney 和 C.M.Rador 等人首次提出一种新型的频率合
29、成技术，直接数字频率合成 (DDs 或 DDFs)的概念 10，从而揭开了频率合成技术发展的新篇章。DDS 是一种全数字化的频率合成器，由相位累加器、波形 ROM、D/A 转换器和低通滤波器等组成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于 ROM 的地址线位数，幅度量化噪声主要取决于 ROM 的数据位字长和 D/A 转换器的位数。DDS 技术与传统的频率合成技术相比有如下优点 11:(l)频率切换时间短DDS 的频率转换可以认为是即时的，这是因为它的相位序列在时间上是离散的，频率控制字改变以后，经过一个时钟周期之后按照新的相位增量增加，所以也
30、可以说它的频率转换时间就是频率控制字的传输时间。(2)频率分辨率高只要相位累加器有足够的字长，实现非常精密的分辨率没有多大的困难。对于多位的相位累加器，器件的工作速度是受到限制的。流水结构的使用也并不能无限制地提高电路的工作速度。这是因为，流水线结构是一种用空间换取时间的设计方法，提高工作速度的代价是电路设计的复杂化，流水线累加器要比普通的累加器的结构复杂得多。(3)相位变化连续DDS 改变输出频率实际上改变的是相位增量。相位函数的曲线是连续的，只是在改变频率的瞬间其斜率发生了改变，因而保持了输出信号相位的连续性。(4)具有低相位噪声和低漂移DDS 系统中合成信号的频率稳定度直接由参考源的频率
31、稳定度决定的，相第 8 页 共 55 页位噪声与参考源的相位噪声相同。因此，DDS 系统具有极好的相位噪声和漂移特性。(5)易于集成、易于调整DDS 中除了 DAC 和滤波器之外，几乎所有的部件都属于数字信号处理器件，不需要任何调整。当然 DDS 技术也有其不可避免的缺点，如:信号杂散比较丰富、输出信号的频带受限等，而这需要在算法或工艺上做进一步改进。利用专用 DDS 芯片制成的 DDS 信号发生器，一般只能产生正弦波和方波，由于其控制方式也比较固定，因此有时不能满足需要。而利用现场可编程门阵列(Field Programmable Gate Array，FPGA)构成 DDS 信号发生器 1
32、21314，由于其集成度高、速度快、在系统可编程，以及有强大 EDA 软件支持等特性，十分适合实现直接数字频率合成技术。DDS 技术具有高速连续的频率转换能力、极高的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如 PLL。混合式频率合成技术利用这两种技术各自的优点，将两者结合起来，利用 DDS 的高分辨率来解决 PLL 中频率分辨率和频率转换时间之间的矛盾，这样既有较高的频率分辨率，又有较高的频谱纯度。通常有 DDS 激励 PLL 和 DDS 附加 PLL 两种基本方案 15。下面就专用 DDS 芯片和利用 FPGA 实现的 DDS 电路作简单比较:(l)系统速率:利用 FPGA 实
33、现的 DDS 电路，16 位精度(分辨率)的 DDS 电路最高可以工作在 150MHz，32 位精度的 DDS 电路最高工作频率也达到 100MHz 以上，而最新的专用 DDS 芯片工作频率已经达到 1GHz 以上。(2)可控性:虽然有的专用 DDS 芯片的功能也比较多，但控制方式却是固定的，有时不能满足设计要求;而利用 FPGA 器件则可以根据需要方便地实现调整及灵活控制。(3)信号质量:专用 DDS 芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号:利用 FPGA 器件也能输出较高质量的信号，虽然达不到专用 DDS 芯片的水平，但信号精度误差在允许范围之内，可以满
34、足大多数专用场合的需要。(4)成本:将 DDS 电路嵌入到 FPGA 系统中并不会使成本增加多少，而且可以实现多样化、多功能系统的需要。第 9 页 共 55 页2.2 直接数字频率合成（DDS）的基本原理 16对于一个频谱纯净的单频正弦信号可以用下式来描述：Sout=A*sin wt=A*sin(2 out t) （2-1）其相位为:=2 outt （2-2）显然，该正弦信号相位和幅值均为连续，为了便于采用数字技术，应对连续的正弦信号进行离散化处理，即把相位和幅值均转化为数字量。用频率为 clk的基准时钟对正弦信号进行抽样，这样，在一个基准时钟周期 Tclk内，相位 的变化量为:=2 out
35、Tclk= (2-3)2由式(2-3)得到的 为模拟量，转化成数字量，将 2 切割成 2N等份作为最小量化单位，从而得到 的数字量 M 为:M = 2N (2-4) 2将式(2-3)代入式(2-4)得:M = 2N (2-5)经变换后得:out= * M (2-6)2式 2-6 表明，在基准时钟信号频率 clk确定的情况下，输出正弦信号的频率值 out决定于 M 的大小，而且与 M 呈线性关系。通过改变 M 的大小，就可改变输出正弦信号的频率，因此，M 也称频率控制字。当基准时钟频率取 2N时，正弦信号的频率就等于频率控制字 M。当 M 取 1 时，可以得到输出信号的最小频率步进为第 10 页
36、 共 55 页= (2-7)2由式 2-7 可知，只要 N 取得足够大，就可以得到非常小的频率步进值。将相位转化为数字量以后，式 2-1 可描述为如下形式:Sout=A*sin( k-1+)= A*sin =A sin（ Mk-1+M） (2-8)22(1+)其中从 Mk-1指前一个基准时钟周期的相位值。 从上式 2-8 可以看出，只要用频率控制字 M 进行简单的累加运算，就可以得到正弦函数的当前相位值。而正弦信号的幅值就是当前相位值的函数。由于正弦函数为非线性函数，很难实时计算，一般通过查表的方法来快速获得函数值。由以上理论分析，可以得到一种用数字的方法获得正弦信号的方法:先构建一个 N 位
37、的相位累加器，在每一个时钟周期内，将相位累加器中的值与频率控制字相加，得到当前相位值。将当前相位值作为 ROM 的地址，读出 ROM 中的正弦波数据，再通过 D/A 转换成模拟信号。只需改变频率控制字，就可以改变输出信号的频率。相位累加器频率字输入时钟 N 位加法器A 位ROM地址累加器输出频率字寄存器相位寄存器ROM波形表D/A 转化器图 2-1 1DDS 正弦信号发生器原理框图从上述原理图中也可以看到，频率控制字数字越大，ROM 的地址变化越快，输出的模拟信号频率越高。其中 ROM 的地址由相位累加器输出的地址高位提供。第 11 页 共 55 页2.3 DDS 信号发生器的主要性能指标分析
38、2.3.1DDS 主要性能指标DDS 在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平。主要体现在以下几方面:(l)输出分辨率小由 = 可知，只要增加相位累加器的位数 N 即可得任意小的频率调谐步2进。(2)相位变化连续改变 DDS 的输出频率，实际上是改变每一个时钟周期的相位增量。一旦相位增量发生了改变，输出信号的频率瞬间发生改变，从而保持了信号相位的连续性。(3)频率变换时间小由于 DDS 是一个开环系统，无任何反馈环节，因此转换速度快。(4)输出任意性波形只要再 ROM 数据表中存入不同的数据，就可产生不同波形
39、的信号。DDS 信号主要技术参数如下:(l)输出带宽当频率控制字 M =1 时，输出信号的最低频率为omin= (2-9)2式中， clk为系统时钟频率，N 为相位累加器的位数。当 N 取值很大时，最低输出频率可以达到很低，甚至可以认为 DDS 的最低频率为零。DDS 的最高输出频率由系统时钟频率和一个周期波形采样点数决定。当系统时钟频率为 clk，采样点数 X，则最高输出频率为omin = (2-10)(2)频率稳定度第 12 页 共 55 页DDS 信号的频率稳定度等同于外部时钟信号的频率稳定度。由于外部时钟信号一般采用晶体振荡器，因此，DDS 信号频率可以达到很高的稳定度。(3)频率分辨
40、率频率分辨率.由下式决定:= (2-11)2式中，f clk为 DDS 外接时钟信号频率，N 为相位累加器位数。只要 N 取得足够大，DDS 信号可以达到很高的信号分辨率。如果系统时钟频率取 50MHz，相位累加器位数取 32,可求得最小频率步进值为:= = =0.01164Hz240106232(4)DDS 信号的质量有限字长效应是数字系统不可避免的问题。由于 DDS 信号发生器采用全数字设计，不可避免地产生采样带来的镜像频率分量、D/A 产生的幅度量化噪声、非线性机理造成的谐波分量、相位累加运算截断带来的相位噪声等。DDS 信号源的质量可用信号的失真度 THD 来表示。THD 与采样点数
41、X 和 DAC 字长 n 有密切关系，其近似的数学关系有:THD = *100% (2-12)1+ 1622 /sin(/)21 假设波形存储器和 D/A 选用 8 位字宽，一个周期的样本点数取 256，根据式 (2-12)，输出信号的失真度为 0.72%。DDS 信号的输出波形在一个周期内的样本数随输出频率的增高而减少。如果系统时钟频率取 50MHz，则当输出信号的频率达到 10MHz 时，一个周期的样本数仅为 5，此时输出信号的失真度约为37.7%。根据要求，综合考虑性价比，DDS 信号发生器的参数确定如下:(l)系统时钟频率:50MHz(2)频率控制字的位宽:32 位(3)相位累加器的位
42、宽:32 位第 13 页 共 55 页(4)波形存储器的地址位宽:8 位(5)波形存储器的数据位宽:8 位2.3.2 实际 DDS 输出噪声问题DDS 输出的频谱实际上没有那样纯净，而是有许多多余的谱线。主要因素有两个，一个是 DDS 的相位噪声，另一个是 DDS 的杂散造成的噪声。DDS 杂散造成的噪声主要来自四个方面: ROM 幅度量化误差、相位截断误差、DAC 的转换误差、时钟泄漏。DDS 的参考时钟不可避免地在芯片内部逐级祸合，从而出现在 DDS 的输出谱中。不过，时钟泄漏信号很容易被 DDS 后面的低通滤波器滤除，所以设计时一般可不做重点考虑。DDS 的最低输出频率是所用的时钟频率的
43、最小分辨率或相位累加器的分辨率。DDS 频率的上限儿 max 由合成器的最大时钟频率为 k 决定。由奈奎斯特采样定理可知，在该时钟频率一半的所有频率 (omax=clk/2)，DAC 都可以再现信号，但对 D/A 输出的阶梯波 S(t)进行频谱分析，可知 S(t)中除主频 0外，还存在分布在 clk，2 clk 两边 0处的非谐波分量，幅值包络为 函数，sin()因此为了取出主频儿，必须在 D/A 转换器的输出端接入截止频率为 clk /2 的低通滤波器。DDS 输出的最高频率在理论上可以达到时钟频率的一半，但是，由于工作频率越接近 clk /2，阶梯波中所包含的无用频率分量越大，而低通滤波器
44、的特性又不是理想的，这样，输出信号的频谱纯度很难达到所要求的指标。因此，DDS 输出的最高频率都低于 clk /2，一般认为 DDS 输出频率的上限为时钟频率的 40%。DDS 的杂散频率分量主要来自于相位舍位，相位舍位即量化位数每增加 1位，信噪比改善约为 6dB。DAC 非线性效应杂散 DAC 非线性影响主要产生输出频率的谐波分量和镜像分量。增加相位舍位就意味着要增大寻址位数，那么就需要大的存储量的 ROM。传统波形查找表法的实现往往采用 LPMRAM 存储波形数据，如果不采用算法优化来节省资源的开销，EAB 的开销就会随着地址位数、数据位数的增加呈指数增加。为节省 ROM 的开销，可以采
45、用线性插值法、相位抖动注入法、误差前馈第 14 页 共 55 页法等方法来改善 DDS 频谱的质量。如果 RAM 中的存储位不能满足设计的要求，则可采用线性插值或非线性插值的方案，充分利用相位累加器的所有位(而直接地址量化则舍去了相位累加器低位)。因此杂散度抑制比也将得到提高。该线性插值的数学计算为:Xn+1=Xn+ (2-13)(+1)()2其中:场为 ROM 表的寻址宽度，N 为相位累加器的位数，(N-N H)为相位累加器的低位输出。D/A 的选择将影响 DDS 的输出杂散性能。当 DAC 的位数 D 确定时，相位累加器的输出有效位 A 每增加 1 位，DDS 的输出杂散电平将改善 6dB
46、，另外，当 A确定后，DAC 的位数从低向高增加，每增加 1 位，DDS 的输出杂散约有 8.5dB 改善。但当 DAC 位数增加到一定程度后，得到的改善不再明显。2.3.3 DDS 的杂散抑制措施影响 DDS 杂散性能的主要因素包括相位截断误差、幅度量化误差和 DAC 的非理想特性等。它们分别与相位累加器的输出有效位 A、DAC 的位数及 DAC 的性能有关，因此改善 DDS 杂散性能可以从以下主要方面着手:(l) 优化波形存储器的结构，降低波形的存储容量。采用 ROM 压缩法等以保留更多的相位有效位和数据总线位数。减小相位截断误差要求在 DDS 的波形查表过程中必须保留更多的相位有效位，减
47、小幅度量化误差则要求波形存储器保留更多的输出数据位数以及选择更高位数的 DAC。(2) 可以采用线性插值方案。地址量化方案对相位累加器的输出采取了直接舍去低位的方法，而线性插值方案则利用了相位累加器的所有有效位.，因此，线性插值方案在性能上优于地址量化。从频域上看，其峰值旁瓣相对于通带的衰减为 10dB。因此，该方案相对于地址量化方案，杂散度抑制比将得到提高。(3) 采用相位抖动和幅度抖动技术可以对 ROM 的寻址地址加抖，即相位抖动技术，还可以对 D/A 前的数据进第 15 页 共 55 页行幅度加抖即幅度抖动技术，有关文献做了深入的理论分析非减性(Non subtractive)，相位抖动
48、的结果可使正常情况下为 6dB 的杂散改善提高到12dB，其代价是增加了噪声基底。(4) 选择合适的数模转换器件并进行合理设计 。随着 DDS 电路工作频率的升高，DAC 对 DDS 的输出频谱的影响越来越大。在高频 DDS 电路中，DAC 的非理想动态响应特性己成为 DDS 的输出杂散的主要来源之一。DAC 的毛刺是 DDS 设计中的关键指标，DDS 使用的 DAC 一般要求有极低的毛刺电平。稳定时间则希望越短越好。转换速率、毛刺和稳定时间与 DAC的输出负载均有关系，离散的电容负载会使这些特性恶化，设计时要尽可能缩短输出信号线或采用阻抗匹配技术。DAC 输出与参考时钟信号或数据转换之间的耦合也会增加杂波，布线时需注意减小这类影响。3 FPGA 信号发生器的设计基础3.1 硬件描述语言硬件描述语言 (Hardware Description Language，HDL) 1718是一种用形式化方法描述数字电路和系统的语言。利用硬件描述语言，数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。目前，这种方法已被广泛采用。硬件描述语言 HDL
