1、软件工程专业毕业论文 精品论文 多核处理器时钟分布技术研究关键词：时钟分布 集成电路 时钟驱动器 镜像延迟线 多核处理器摘要：稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。
2、本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路DLL 和 SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了 NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对NSMD 特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情
3、况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。正文内容稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由
4、 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL和 SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信
5、号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系
6、到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比
7、时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合
8、后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏
9、斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模
10、拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和
11、区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器
12、抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行
13、至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NS
14、MD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的
15、时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出
16、信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 4
17、4ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟
18、偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不
19、同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前
20、ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，
21、使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微
22、处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路
23、径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72p
24、s。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。微处理器时钟信号的分布结构直接关系到芯片最终的工作频率以及功耗，低偏斜低抖动的时钟分布网络对整个芯片的运行至关重要。进行时钟分布技术的研究具有重要现实意义和广泛使用价值。 当前 ASIC 设计流中，时钟树通常由 EDA 工具在各约束下自动综合产生，全局时钟偏斜，传输延迟，跳变时间和区域负载都会对时钟网络的综合产生影响。插入时钟偏斜调整电路减少了全局时钟偏斜和传输延迟的约束，加快了收敛速度。 本文接下来着重描述偏斜调整电路的
25、物理实现以及验证与仿真。与以往偏斜调整电路 DLL 和SMD 相比，新补偿结构可以在两个时钟周期内将输出信号与输入信号对齐，并集成到在 ASIC 设计流程中；可以在多周期延迟路径上正常工作，同时接受任意占空比时钟信号的输入。以 90nm 工艺条件下全定制设计流程为基础，说明了NSMD 的结构与操作方式。针对新设计目标，对关键部件进行了优化与结构改进，使其可以适应高频率低偏斜的时钟信号和各个不同的工作条件。 针对 NSMD特殊的验证要求，通过将时钟驱动器抽象成行为级模型，利用 Verilog-AMS 与网表混合模拟的方式对不同时钟驱动器延迟下 NSMD 的工作情况进行了模拟，测量出 NSMD 的
26、工作范围。并通过 SPICE 模拟，得出在 90nm 工艺下 NSMD 的精度为最慢 60ps，典型 44ps。而同时 130nm 下相应的工艺条件分别为 80ps 和 72ps。将 NSMD 插入时钟树综合后版图模拟结果显示最大偏差不超过 80ps，完全满足设计需求。特别提醒 ：正文内容由 PDF 文件转码生成，如您电脑未有相应转换码，则无法显示正文内容，请您下载相应软件，下载地址为 http:/ 。如还不能显示，可以联系我 q q 1627550258 ，提供原格式文档。“垐垯櫃 换烫梯葺铑?endstreamendobj2x 滌?U 閩 AZ箾 FTP 鈦X 飼?狛P? 燚?琯嫼 b?袍
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