1、青岛农业大学毕 业 论 文（设计）题 目： 基于 FPGA 的数字时钟设计 姓 名： 赵晓杰 学 院： 机电工程学院 专 业： 农业电气化与自动化 班 级： 2008.01 学 号： 20082525 指导教师： 赵艳华 2012 年 6 月 18 日毕业论文（设计）诚信声明本人声明：所呈交的毕业论文（设计）是在导师指导下进行的研究工作及取得的研究成果，论文中引用他人的文献、数据、图表、资料均已作明确标注，论文中的结论和成果为本人独立完成，真实可靠，不包含他人成果及已获得青岛农业大学或其他教育机构的学位或证书使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示
2、了谢意。论文（设计）作者签名： 日期： 年 月 日毕业论文（设计）版权使用授权书本毕业论文（设计）作者同意学校保留并向国家有关部门或机构送交论文（设计）的复印件和电子版，允许论文（设计）被查阅和借阅。本人授权青岛农业大学可以将本毕业论文（设计）全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本毕业论文（设计） 。本人离校后发表或使用该毕业论文（设计）或与该论文（设计）直接相关的学术论文或成果时，单位署名为青岛农业大学。论文（设计）作者签名： 日期： 年 月 日指 导 教 师 签 名： 日期： 年 月 日目 录摘 要 IAbstract .II1 绪 论 .11
3、.1 研究问题背景和现状 .11.2 研究目的及意义 .11.3 设计内容及目标 .21.3.1 研究内容 21.3.2 研究目标 22 系统设计方案 .32.1 控制方案的选择 .32.2 时钟电路的选择 .32.3 校时控制电路的选择 .32.4 显示电路的选择 .43 系统电路总体设计 .53.1 系统设计总体框图 .53.2 电源供电电路设计 .53.2.1 外围电路电源设计 53.2.2 芯片电源电路设计 63.2.3 电源滤波电路 63.3 FPGA 芯片及其引脚 73.4 JTAG 下载配置电路设计 .83.5 时钟信号电路设计 93.6 复位电路 93.7 键盘电路设计 103
4、.8 人机显示电路 .103.9 整点报时电路设计 114 FPGA 内部程序设计 .124.1 分频器的程序设计 124.2 秒计数器程序设计 134.3 分计数器程序设计 154.4 小时计数器程序设计 164.5 日计数器程序设计 164.6 月计数器程序设计 174.7 年计数器程序设计 184.8 键盘控制程序设计 194.9 LCD1602 程序设计 204.10 顶层文件设置及编译下载 215 总 结 .225.1 结论 225.2 设计中遇到的问题 22参考文献 .23致 谢 .24附录： .25附录 1 最小系统及配置电路图 25附录 2 系统外围电路图 26附录 3 系统设
5、计程序 27附录 4 顶层原理图及引脚设置 43基于 FPGA 的数字时钟设计摘 要利用 FPGA 器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。FPGA 不仅可以实现简单的 74系列的电路逻辑设计，而且可以作为具有高性能的 CPU，来控制总系统运行。本设计采用 EP1K10TC100-1 芯片作为控制 CPU，整个系统采用 VHDL 语言，50MHZ 的晶振产生时钟脉冲，用 VHDL 语言设计分频器获得秒信号及其他时钟信号，经过计数器分别对年、月、日、时、分、秒的控制逻辑累加形成计数模块，并通过独立键盘
6、对计数模块进行调整以达到调时间的目的，系统通过 1602 液晶显示输出。系统利用 Quartus II 软件进行程序软件的编译、仿真、引脚设置、总线接口及配置、下载来完成整个设计。关键词：数字时钟；FPGA；VHDL 语言Design of Digital Clock Based on FPGAAbstractUsing FPGA component to design digital circuit not only may simplify the clock hardware circuit and the design process, moreover may reduce this
7、 design systems cost and the volume to enhance systems reliability. FPGA can not only achieve the 74 series circuit logic, and can be used as high-performance CPU to control the total system operation.This design uses the EP1K10TC100-1 chip to control CPU. The overall system uses the VHDL language.
8、The 50MHZ crystal oscillator produces the clock pulse. The VHDL language obtains a second signal and other clock signal .Design frequency divider passes through the counter separately to the year, the month, Japan, divides, the second control logic accumulation to form the counting module, and makes
9、 the adjustment through the independent keyboard to the counting module to achieve the goal of adjusting the time, and the system display output through 1602 liquid crystal. The system carries on the procedure softwares translation, the simulation, the pin establishment, the bus interfaceand the dis
10、position, downloading using the Quartus II software to complete the entire design. Keywords：digital clock; FPGA; VHDL language1 绪 论1.1 研究问题背景和现状随着生活节奏的加快，我的生活、工作、学习都离不开时间这个概念。从开始机械式的钟表，到现在数字式时钟，时钟的发展并没有停下脚步。数字时钟的发展是伴随着数字电路的发展，传统的数字时钟主要由多个的数字集成电路（触发器和计数器）组成，开始只用作科研或者军事用途，改革开放之后，民用数字时钟才开始发展，广泛用于机场、汽车、
11、火车站、医院等公共场合，主要是通过发光二级管作为数字时钟的显示器。由于需要的集成器件较多，当时的数字时钟的体积较大，而且逻辑性较差。后来可编程逻辑器件的出现简化了数字时钟的外围电路，降低了成本。随着 LCD 液晶显示器的出现，数字时钟的显示在部分场合取代了以往的数码管显示。传统的数字时钟发展这么多年，在部分场合依然应用，可见其有自己独特的地方。不需要软件控制，基本固定的电路原理图，技术含量要求较低，对于很多生产厂家来说，方便投产。但是，在比较精密的场合，不考虑成本的情况下，在功耗、稳定性上要求提高。由于传统数字时钟器件较多，电路功耗就会提高，芯片容易发热，导致整个电路的寿命降低。1.2 研究目
12、的及意义随着产品设计研发成本越来越高，设计周期要求越来越快，电子工程师不得不选择更加方便、快捷、高性能、低功耗的芯片来满足市场的需求，FPGA 器件以绝对的优势脱颖而出。近年来绿色、环保、低功耗越来越得到大家的认可，然而应科技而生的电子垃圾、高功耗、低效率成了环保新病。因此如何通过降低功率损耗来减少电源系统的元件和电路板的面积，提高系统的可靠性，延长器件的寿命成为现在电子研发的首要考虑问题。可见，对用 FPGA 芯片系统的研究意义深远。FPGA 进入到第三个阶段：向传统的 ASIC领域大刀阔斧地进军，最新工艺铲平了 FPGA 和 ASIC 之间的鸿沟。 1用 FPGA 设计数字时钟，利用其超大
13、规模的集成逻辑电路，可以减少外围电路的元器件，从而减小整个系统的体积，很大的节约成本；FPGA 芯片功耗低，减少了热量的产生，降低温结，提高了系统的可靠性，而且延长器件的使用寿，对系统有着非常大的促进作用。程序利用 VHDL 语言设计，VHDL 支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模的分解和已有设计的再利用的特点。 2采用了“自顶向下” （Top-Down）的全新设计方法，是设计师们摆脱了大量的辅助设计工作，而把精力集中于创造性的方案与概念构思上，用新的思路来发掘硬件设备的潜力，从而极大地提高了设计效率，缩短了产
14、品的研制周期 31.3 设计内容及目标1.3.1 研究内容（1）硬件电路方案和总体设计（2）利用 Quartus II 完成系统分频、计数、按键控制、液晶显示的内部逻辑1.3.2 研究目标（1）掌握并利用 Protel DXP 搭建所需要的硬件电路。（2）在 Quartus II 软件上用 Vhdl 语言编写相关应用程序。（3）利用 FPGA 芯片完成数字时钟。2 系统设计方案2.1 控制方案的选择方案一：整个系统采用数字集成电路控制。采用 555 电路产生 1HZ 时钟脉冲，秒信号送给计数器，经过多级计数，然后将数据送给译码电路，最后通过数码管显示时间。由于本设计需显示年、月、日、时、分、秒
15、，因此需要的计数器、译码器、数码管会比较多，从而会增加设计难度，系统的体积也会增大，稳定性变差，功耗较大。方案二：采用 FPGA 芯片作为控制芯片，用 VHDL 语言编程实现内部逻辑；将必要电路电路、下载电路、控制电路、显示电路、晶振等集成放在一块板子上，完成时间显示。集成器件大大的减少，硬件电路得到简化，从而减少了干扰，提高了稳定性，减小了功率损耗，延长了系统的寿命。比较以上方案，选择方案二。2.2 时钟电路的选择方案一：采用 555 电路产生 1HZ 的秒信号作为时钟信号。但是由于 FPGA 芯片属于高速芯片，而且用 555 产生的秒信号不稳定，还会引起功耗增加的问题，所以不选此电路，但可
16、作为备用时钟电路考虑。方案二：采用有源晶振产生高频率高质量的时钟脉冲，用 VHDL 语言设计分频电路，得到需要的秒信号时钟。有源晶振是无源晶振和逻辑电路的组合体，能够稳定的产生需要的时钟脉冲，而且可以通过 VHDL 语言进行分频，获得所需的时钟脉冲。综上所述，由于系统软件部分需要高精度的多个时钟脉冲，因此选择方案二。2.3 校时控制电路的选择方案一：采用独立键盘接口方式，每个按键都过上拉电阻接到一个 I/O 口，每个按键就会独自占用一条 I/O 数据线，控制方便，编程简单，但是 I/O 的利用率会降低，因此适用于按键较少，简化程序的系统中。方案二：采用矩阵键盘的接口方式，如 4*4 矩阵键盘，
17、仅需要 8 个 I/O 口，提高了I/O 口的利用率，适用于按键较多、I/O 不足的系统中，但是编程比较复杂，逻辑性较强。本设计仅需要 7 个按键，且由于 FPGA 芯片 I/O 较多，很多处于闲置状态，因此选择方案一。2.4 显示电路的选择方案一：采用 LED 数码管显示时间。数码管方便，编程简单，数字显示较大，显示效果好，而且价格便宜。但是显示内容少，多字符显示时会增加数码管的数量，而且外围硬件电路较为繁琐复杂，增加了系统的体积和系统的功耗。方案二：采用 1602 液晶显示时间。显示两行 32 位字符，用户方便读写，内部CGRAM 中已有较多字符，方便取用，外围电路简单，适用于显示内容较少
18、，且对图像汉字没有太大要求的系统中。方案三：采用 12864 液晶显示时间。屏幕较大，可以显示多行，显示各种字符、汉字、图像等，用户很方便读写，外围电路也很简单，占用 I/O 口较少，节约系统资源。适用于显示内容较多的场合。本设计只需显示两行就可以，而且对汉字、图像没有要求，在充分考虑成本和系统资源的情况下，选择方案一。3 系统电路总体设计3.1 系统设计总体框图系统硬件主要为满足FPGA芯片工作的最小系统及其外围电路组成。FPGA芯片选用EP1K10TC100-1，最小系统包括晶振电路、下载电路、电源电路、复位电路组成；外围电路主要包括按键控制、液晶显示电路和电源指示电路等等基于人机界面设计
19、的电路整个系统工作总体框图如下：FPGA电源模块分频模块时钟脉冲 计数模块校时模块译码显示模块键盘模块LCD显示下载电路图 3-1 系统工作总体框图3.2 电源供电电路设计3.2.1 外围电路电源设计由于系统采用 LCD1602 液晶显示，通常使用 5V 直流电源作为工作电压，因此需要设计一个将市电转换到 5V 的降压整流电路。先将 220V 交流电经过变压器降压 9V，然后整流，LM7805 内部是三端稳压电源电路，可以将 8V 到 25V 的电源稳压到 5V 直流电源，最后经过电容多级滤波平滑输出波形。主体电路图如下：AC1V+23-4DBridge705nvGNU86SWPTHa 9sE
20、q图 3-2 5V 直流电源设计3.2.2 芯片电源电路设计FPGA 芯片所需电压主要有核心电压和 I/O 口电压，另外还有辅助电压作为部分外围电路的控制电压。EP1K10TC100-1 的核心电压为 DC1.5V，I/O 口电压为 DC3.3V。考虑FLSH 芯片擦写电流较大， 5V 转 3.3V 采用 AMS 1085-3.3 稳压芯片，然后用 AMS 1085-1.5 将 3.3V 稳压到 1.5V 的核心电压，由于 1085 系列芯片输出电流在 10mA 到 3A 区间范围内，可以满足电流要求。在 5V 输入侧加上稳压二极管增加电源系统的稳定性，芯片电源电路图如下： RLoutM.fF
21、IO_K?图 3-3 EP1K10TC100-1 最小系统电源及电源接口电路3.2.3 电源滤波电路为保证 FPGA 芯片能够正常工作，供电电源电压不允许有波动，尤其是核心电压。稳定的电源电压才能保证 FPGA 正常启动并能正常运行，因此需要在电源电路中加入滤波电路，以保证芯片有着稳定的输入电压，提高系统的稳定性，滤波电路图如下：C710nF8923.v456图 3-4 电源滤波电路图主要针对 FPGA 芯片的 3.3V 和 1.5V 电源与地之间做了滤波的处理，相对于布线紧密的 PCB 来说，减小了线与线之间的信号干扰，提高了稳定性。3.3 FPGA 芯片及其引脚 GND_KLITVO/AW
22、SREYBUMP-图 3-5 EP1K10TC100-1 芯片及引脚系统采用 EP1K10TC100-1 作为核心控制芯片，芯片为贴片式的，有 100 个引脚。核心电源采用 1.5V 直流电源，I/O 口电源采用 3.3V 电源。芯片及引脚图如图 3-5。3.4 JTAG 下载配置电路设计JTAG 是一种标准的国际测试协议，本系统的下载线路主要用于对 FLSH 存储器件EPCS1 的在线编程，可以用于对 FPGA 的内部测试。在 FPGA 芯片上有四个关于 JTAG下载电路的功能引脚，TMS、TDI、TDO、TCK 分别为测试时钟输入、测试数据输入、测试数据输出、测试模式选择接口。电路图如下：
23、 1234567890PFGA_JTCKDOMSIRk.vnUNELVQ图 3-6 下载配置电路模块FLSH 电路的设置是将 FLSH 的地址线、数据线和控制线与 FPGA 的数据线、地址线和控制线相连接，将 FPGA 设置在 EXTEST 模式下，利用电脑的并口，将程序写入FLSH，并在烧写完程序后进行校验测试。为防止其他信号的干扰，电脑与 JTAG 下载线的尽量短，尽量少于 15cm。此部分加入了下载指示灯 LED1 可以监控下载状态，当指示灯亮时表明正在进行信息传输，文件进行下载。还设置了 RE 按键，可以在不断电的情况下重新对 FPGA 进行配置。3.5 时钟信号电路设计由于 FPGA
24、 属于高速芯片，因此对输入时钟的频率及其稳定性都有较高的要求。本系统采用 50MHZ 的有源晶振作为时钟的产生电路，不需要内部处理器的振荡器，信号稳定。有源晶振有 4 只引脚，有点的为 1 脚，逆时针依次为 2、3、4 脚，引脚接法如图 3-7。1 脚悬空，2 脚接地，3 脚输出，4 脚接 3.3V 电压。有源晶振不能直接接电源，需要做好电源的滤波，保证产生信号的质量，接法如下图使用一个电容和电感构成 PI 型滤波网络。在输出端用一个 47 的电阻来过滤信号。 TRIGOUSCVL5H6D8NE+v0k.uFKPeadrnMZm图 3-7 系统时钟信号电路555 电路作为系统的备用秒信号产生脉
25、冲电路，当有源晶振电路出现故障，手动切换之备用电路。Tt w1t w2，t w10.7(R 13R 14)C5， tw20.7R 13C5，系统中选取 R13 为62K，R14 为 20K，获得的周期为 1.008S 的秒信号。3.6 复位电路系统采用简单地高电平进行复位，将电源通过电容与电阻串联后接地，RESET 松开时，CLK 为低电平，系统正常工作；RESET 按下后电源直接通过电阻接地，CLK 端为高电平，系统复位。复位电路图如下：3.vR1247kSETC0LK图 3-8 复位电路设计3.7 键盘电路设计在人机交互界面中，键盘模块作为输入模块作用重要。对于系统的时钟的复位，年、月、日
26、、时、分、秒的校时控制就是通过键盘来实现的。由于 FPGA 的 I/O 口较多，而且控制按键又不很多，本系统采用独立键盘的作为输入控制电路，如图 3-9 所示。STW0 到 STW6 分别接到芯片选好的 I/O 接口上。每按下一次STW0，时钟的分个位加 1，满 10 进 1，依次 STW1、STW2、STW3 、STW4 分别为时、日、月、年的控制按键，STW5 为秒信号的复位按键，每按下一次，秒复位为 0，STW6为 LCD1602 液晶复位按键。 W685D图 3-9 独立键盘的设计电路3.8 人机显示电路系统设计要显示年、月、日、时、分、秒，不需要其他的内容显示，因此选用LCD1602
27、 作为显示模块，可以显示实时时间，还可以看到现在正在更改设定的时间，使操作人性化。LCD1602 带有基本的数字、24 个英文字母的大小写及其部分字符，能够满足设计要求，显示两行，每行显示 16 个字符，设计第一行显示内容为“ 2012y6m10d ZHAO”，第二行显示内容为“ 17:30:00 FPGA ”,共 32 个字符。引脚接线图如图 3-10 所示。LCD1602有 16 个引脚，1、2 分别为电源地、电源，3 引脚为对比度调节，电路中接入 10K 的电位器，来调节对比度。15、16 分别为背光电源地、背光电源正极。6 引脚为使能端，4 引脚为数据/命令选择端，5 引脚为读/写选择
28、端。7 到 14 为双向数据口，本设计采用并口工作方式对 LCD1602 进行读写控制。电源采用 5V 直流电源，功耗较低。 GNDVLRSWE089BKAP+vk图 3-10 LCD1602 外围设计电路3.9 整点报时电路设计系统采用有源蜂鸣器作为整点报时器件，整点时分，TOUT 置为高电平，蜂鸣器发出“嘀-” 的声音，经过延时 30S 后，TOUT 置为低电平，蜂鸣器关闭。为减小芯片负载输出，利用 5V 电源通过三极管驱动蜂鸣器报时。设计电路图如下：R247051kQN39TOULSpear+v图 3-11 整点报时电路设计4 FPGA 内部程序设计本设计采用顶层文件设计方法，设计顺序为
29、自下而上的，利用顶层文件将各个子模块系统联系起来，方便随时调用。首先设计各个子模块，然后根据子模块的输入输出，设计出顶层文件，利用顶层文件将连接各个子模块，是各个模块组成一个整体，完成软件设计。EDA 最大的优势就是能将所有设计环节纳入统一的自顶向下的设计方案中。 44.1 分频器的程序设计系统时钟采用 50MHZ 时钟脉冲信号，经过 25000000 分频，然后取反，输出 clk1HZ,得到秒信号；同理经过 50000 分频，取反，得到 clk500HZ 的信号。秒信号用来产生秒的时钟计数脉冲，作为计数器的初始脉冲，500HZ 信号用作键盘控制模块的按键消抖和LCD 显示模块的时钟信号。 5
30、1HZ 分频器的程序设计流程图如下：Ncount=0clk1hz=not clk1hzcount=count+1输入 50MHZ 脉冲count=0clk1hz=0count=24999999输出 clk1hz1HZ 分频结束Y分频开始图 4-1 1HZ 时钟信号设计流程图500HZ 分频器程序框图和 1HZ 原理相同，只是将判断语句换成 count=49999。利用Quartus II 软件进行对程序进行编译，编译成功后生成原理图，以方便在顶层文件中取用。软件成功编译显示示例图如下：图 4-2 程序编译成功分频器有一个输入，两个输出，原理图如下：clk50MHZ clk1HZclK500HZ
31、fenpininstVCCclk50MHZ INPUT clk1HZOUTPUTclk500HZOUTPUT图 4-3 分频器原理图原理图绘制成功后对分频器进行功能仿真，clk50MHZ 输入 50MHZ 的时钟信号，由于需要观察秒信号，需设置 end time 为 2s，观察 2 个周期的秒信号，测试仿真结果，根据程序设计观察时序结果，功能仿真如图 4-4、4-5 所示。根据仿真结果可以看出，高电平结束为一个周期的结束，clk1HZ 的周期刚好为 1s，clk500HZ 的周期为 2ms。图 4-4 1HZ 功能仿真结果图 4-5 500HZ 功能仿真结果4.2 秒计数器程序设计由分频器得到
32、的秒信号送给秒时钟计数器，输出分进位信号和秒显示的 BCD 码信号，秒计数器原理图如下：clk1HZsecsetmin_setenminsout60secinstVCCclk1HZ INPUTVCCsecset INPUTVCCmin_set INPUTenminOUTPUTsout60OUTPUT图 4-6 秒计数器原理图原理图中，clk1HZ 为分频器输出的 1HZ 的时钟脉冲； secset 为键盘 SWT5 按下的秒复位输入信号，高电平有效；min_set 为键盘 SWT0 按下时的分个位加一输入信号。enmin 为分钟进位信号，作为下一级的分计数器的输入信号；sout60的高 3 位
33、为秒信号的十位输出信号，低 4 位为秒信号个位输出信号。秒信号计数器主要是将输入秒信号分别作 10 进制和 6 进制计数。程序设计框图如下：秒计数开始输入 1HZ 脉冲secset，min_setcount=”0000000”secset=1count30=”1001”count=count+1sout60=count60count64=”101”count=count+7enmin=1;输出 sout60计数结束NYYNNYmin_set=1YN图 4-7 秒计数器程序设计流程图由设计程序流程图可知，当 secset=1 时，sout60=”0000000”,秒显示“00”；当count30
34、=”1001”计数器向十位进 1，否则 count=count+1；当 count64=”101”时，count清零，minset=1，发出分时钟信号，否则 count=count+7，即十位进 1。秒计数器功能仿真波形如图 4-8 所示。由于需要观察 60s 后向分进位时序波形，设置end time 为 100s，输入 clk1HZ 为 1s 时钟信号，假设 secset 和 min_set 均为 0 的情况下，测试仿真情况。由仿真波形可知，60s 时，enmin 置 1，维持 1s 后再回到低电平；当 59s时，sout60=”1011001”,将高 3 位与低 4 位分别转换成对应的秒信
35、号的十位与个位的十进制为刚好是 59。图 4-8 秒计数器功能仿真波形4.3 分计数器程序设计由于分钟也是 60 进制，因此本设计的分钟计数器同秒计数器的原理相同，只是将输入和输出稍作修改，原理图如下：VCChour_set INPUTVCCenmin INPUTVCCclk1HZ INPUTenhourOUTPUTminout60OUTPUTenminclk1HZhour_setenhourspkminout60mininstspkOUTPUT图 4-9 分计数器原理图enmin 为秒信号产生的分钟进位脉冲，周期为 1min；clk1HZ 为秒信号脉冲，用作信号脉冲调制；hour_set 为
36、键盘的 SWT1，即小时的输入控制信号；enhour 为小时进位脉冲输出；minout60为分钟显示的二进制数，同 sout60相同,高 3 位为十位，低 4 位为个位；spk 为整点报时信号，当计数器向时计数器进位时说明整点，给 spk 高电平，蜂鸣器响。程序设计流程图参考秒计数器程序设计流程图，仿真波形图如下：图 4-10 分计数器仿真波形由于 Quartus II 软件仿真最大时间为 s，设定 enmin 周期 1s 时钟脉冲，来假定分钟信号 enmin=1min，clk1HZ 依次为 0.1s，设置 end time 为 100s。60s 时，enhour=1 ，表示产生小时信号，观察
37、 59s 时的 minout60波形,minout60=1011001，正好为 59.4.4 小时计数器程序设计小时计数器的设计主要是利用十六进制的高二位与低四位设计的，设计原理同秒计数器。Enhour 为时进位时钟信号； clk1HZ 为 1HZ 的时钟脉冲，day_set 为键盘控制日进位设置，每来一个脉冲 enday 加 1 则向日计数器输入一个进位脉冲，表示日加一；hout50控制时显示的 BCD 码。设计原理图如下：VCCenhour INPUTVCCclk1HZ INPUTVCCday_set INPUT endayOUTPUThout50OUTPUTenhourclk1HZday
38、_sethout50endayhourinst图 4-20 时计数器原理图4.5 日计数器程序设计日计数器总体思路与秒计数器一致。但是考虑到一年中的不同月份的的天数长短不一样，而且闰年与平年的二月份的天数又不相同，因此日计数器需要由年、月来共同决定日的长短。通过 sel20对日的长短时间控制，如表 4-1 所示。Sel0 为年的输出控制量，0 表示闰年，1 表示平年；sel1为月的输出控制量， 0 表示 1、2、3、5、7、8、10、12月份（每月有 31 天） ，1 表示其他月份，包括二月和其他 30 的月份；sel2月的输出控制中的二月，1 表示 2 月，0 为其他月份。表 4-1 日长短
39、逻辑控制表日 年 sel0 月 sel1 二月 sel2 0 0 031 1 0 0 0 1 030 1 1 029 0 0 128 1 0 1 0 1 1 1 1 1日计数器模块原理图如图 4-21 所示，生成 day 例化元件，方便在顶层文件中取用，用以整体原理图的设计。输入取自上一层的例化元件，输出给下一级的例化元件。VCCenday INPUTVCCclk1HZ INPUTVCCmonth_set INPUTVCCset20 INPUTenmonthOUTPUTdout50OUTPUTendayclk1HZmonth_setsel20enmonthdout50dayinst图 4-21
40、 日计数器原理图程序设计需要首先利用 sel20对日长短的设置，然后设计原理同其他计数器，高 2位控制日的十位，低四位控制日的个位。原理图中 sel0来自年计数模块输入，sel21 由月计数模块输入。4.6 月计数器程序设计由于阳历的月份固定，每年只有 12 个月，月计数器设计比较简单，即为 12 进制的计数器，程序设计原理图如图 4-22 所示。但是需要用月来设置日的长短，因此在程序中加入另一个进程，用 case 语句来判断月份的具体值，以此来给 sel 赋值，然后输出 sel 的值来作为日长短的设置信号。VCCenmonth INPUTVCCclk1HZ INPUTVCCyear_set
41、INPUTsel21OUTPUTenyearOUTPUTmout40OUTPUTenmonthclk1HZyear_setsel21enyearmout40monthinst图 4-22 月计数器程序原理图其仿真波形图如图 4-23 所示，mout 高一位控制月的十位，即 0 和 1，低四位控制个位，0 到 9；sel2和 sel1为设置日输出信号。从仿真波形可以看出，输出时序逻辑正确，但是出现了竞争冒险现象，经分析 sel1的尖峰脉冲不会影响程序运行，因此可以忽略不考虑。图 4-23 月计数器仿真波形4.7 年计数器程序设计年计数器的范围从 2000 到 2099，前面的 20 都没有变化，
42、因此只要设计出 00 到 99的计数器就可实现年的计数器的设计。由于闰年时二月天数需要其控制，因此需要选出其中的闰年，输出信号给日计数器。闰年表见表 4-2，通过表可以发现以下规律：当十位是偶数，转化成 BCD 码为 XXX0,且个位是 0、4、8，转化成 BCD 码为 XX00,或者十位是基数，转化成 BCD 码为 XXX1，且个位是 2、6，转化成 BCD 码为 XX10 时，当年是闰年，否则是平年。表 4-2 闰年表00 04 08 12 1620 24 28 32 3640 44 48 52 5660 64 68 72 7680 84 88 92 96设计原理图如图如图 4-24 所示
43、，sel 为闰年输出脉冲，用以设置日计数器的长短。VCCenyear INPUTVCCclk1HZ INPUTselOUTPUTyout70OUTPUTenyearclk1HZselyout70yearinst图 4-24 年计数器原理图4.8 键盘控制程序设计本设计对 I/O 口的要求不是很高，而且 FPGA 芯片有丰富的 I/O 接口，因此采用独立键盘设计，简化设计程序。键盘需要随时扫描，因此用 50MHZ 脉冲作为键盘的扫描信号，用 500HZ 的脉冲做按键消抖处理，key60为键盘按下的输入信号，keyout60为键盘输出信号，分别送给年、月、日、时、分、秒计数器。设计原理图如下：VC
44、Cclk1MHZ INPUTVCCclk500HZ INPUTclk1MHZclk500HZkey60keyout60anjianinstkeyout60OUTPUTVCCkey60 INPUT图 4-25 键盘设计原理图键盘扫描程序设计流程框图如图 4-26 所示，由于按下键盘和松开键盘时会出现抖动现象，为避免系统程序动作错误，出现误动作，需要进行按键消抖处理。消抖采用 500hz的信号，如果经过消抖后仍然有按键信号，别表示键盘按下，将键盘信号给出赋值。根据键盘结构的不同，采用不同的编码方法，但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。 6Key
45、out=key输入 50MHZ 脉冲输入 500HZ 脉冲采集按键信号 key按键消抖有键按下输出 keyout键扫结束Y键扫开始N图 4-26 键盘扫描程序流程图4.9 LCD1602 程序设计本设计采用 LCD1602 作为显示部分，其引脚定义如下表：表 4-3 1602 引脚功能表引脚号 引脚名 电平 输入/输出 作用1 Vss 电源地2 Vcc 电源（+5V）3 Vee 对比调整电压4 RS 0/1 输入 0=输入指令1=输入数据5 R/W 0/1 输入 0=向 LCD 写指令或数据1=从 LCD 读取信息6 E 1,10 输入 使能信号，1 时读取信息，10（下降沿）执行命令7 DB
46、0 0/1 输入/输出 数据总线 Line0（最低位）8 DB1 0/1 输入/输出 数据总线 Line19 DB2 0/1 输入/输出 数据总线 Line210 DB3 0/1 输入/输出 数据总线 Line311 DB4 0/1 输入/输出 数据总线 Line412 DB5 0/1 输入/输出 数据总线 Line513 DB6 0/1 输入/输出 数据总线 Line614 DB7 0/1 输入/输出 数据总线 Line715 A +Vcc LCD 背光电源正极16 K 接地 LCD 背光电源负极首先将各个计数器产生的 BCD 码数值转换成 ASCII 码，然后将显示数值放入 1602 中去
47、。设计一个子程序，进行码制转换，得到需要的 ASCII 码。当 RW=0，RS=0 时，向 1602 输入指令，包括清屏指令、光标移位指令、进入模式设置指令、显示开关设置指令、功能设置指令、CGRAM 指令、DDRAM 指令等等，控制1602 工作状态；当 RW=0，RS=1 时，向 1602 输入数据，输出显示内容。先假定输入固定时钟，测试仿真结果，以观察时序逻辑。程序原理图如图 4-27 所示，程序中编译 1602 用用的是 500hz 的时钟脉冲，sin1， minin1，hin1，din1，monin1，yin1 分别为要显示时间的 BCD 码，rs、rw 、en 为1602 的控制信
48、号端，lcd_data 为 1602 的数据输入端。clk500HZsin160minin160hin150din150monin140yin170resetlcd_rslcd_rwlcd_enlcd_data70lcd1602instVCCclk500HZ INPUT lcd_rsOUTPUTlcd_rwOUTPUTlcd_enOUTPUTlcd_data70OUTPUTVCCsin160 INPUTVCChin150 INPUTVCCdin150 INPUTVCCyin170 INPUTVCCreset INPUTVCCminin160 INPUTVCCmonin140 INPUT图 4-
49、27 1602 程序原理图4.10 顶层文件设置及编译下载演示顶层文件采用原理图编译的方法，将所有的模块加载到顶层文件中来，生成.bsf 文件。然后新建原理图 top 文件，生成.bdf 文件，将所有模块的原理图放到 top 文件中来，连接后生成顶层文件，进行引脚设置。然后进行编译一遍，生成.sof 文件，选用 JTAG 的下载方式，进行在线编译调试，顶层原理图及引脚设置见附录 4。采用 JTAG 下载方式，只能在线编译，程序下载后，时钟显示全部为 0，通过键盘对时间进行调时，显示正常时间，实物显示如图 4-28.图 4-28 数字时钟显示5 总 结5.1 结论本文以 FPGA 的数字时钟为选题依据，通过
