1、第一章1.简述嵌入式的定义以应用为中心、以计算机技术为基础，软件硬件可裁剪，适应应用系统对功能、可靠性、成本、体积、功耗严格要求的专用计算机系统。2. 举例说明嵌入式系统的“嵌入性” 、 “专用性” 、 “计算机系统”的基本特征。按照嵌入式系统的定义，嵌入式系统有3个基本特点，即“嵌入性” 、 “专用性”与“计算机” 。“嵌入性”由早期微型机时代的嵌入式计算机应用而来，专指计算机嵌入到对象体系中，实现对象体系的智能控制。当嵌入式系统变成一个独立应用产品时，可将嵌入性理解为内部嵌有微处理器或计算机。“计算机”是对象系统智能化控制的根本保证。随着单片机向 MCU、SoC 发展，片内计算机外围电路、
2、接口电路、控制单元日益增多， “专用计算机系统”演变成为“内含微处理器”的现代电子系统。与传统的电子系统相比较，现代电子系统由于内含微处理器，能实现对象系统的计算机智能化控制能力。“专用性”是指在满足对象控制要求及环境要求下的软硬件裁剪性。嵌入式系统的软、硬件配置必须依据嵌入对象的要求，设计成专用的嵌入式应用系统。3. 简述嵌入式系统发展各阶段的特点。（1）无操作系统阶段：使用简便、价格低廉；（2）简单操作系统阶段：初步具有了一定的兼容性和扩展性，内核精巧且效率高，大大缩短了开发周期，提高了开发效率。（3）实时操作系统阶段：系统能够运行在各种不同类型的微处理器上，具备了文件和目录管理、设备管理
3、、多任务、网络、图形用户界面 Graphic User Interface，GUI）等功能，并提供了大量的应用程序接口 Application Programming Interface，API） ，从而使应用软件的开发变得更加简单。（4）面向 Internet 阶段：进入 21 世纪，Internet 技术与信息家电、工业控制技术等的结合日益紧密，嵌入式技术与Internet 技术的结合正在推动着嵌入式系统的飞速发展4.简述嵌入式系统的发展趋势。（1）新的微处理器层出不穷，精简系统内核，优化关键算法，降低功耗和软硬件成本。 （2）Linux、Windows CE、Palm OS 等嵌入式操作
4、系统迅速发展。 （3）嵌入式系统的开发成了一项系统工程，开发厂商不仅要提供嵌入式软硬件系统本身，同时还要提供强大的硬件开发工具和软件支持包。5.简述 SOC 和 IP 核的区别。SOC 是指在单芯片上集成数字信号处理器、微控制器、存储器、数据转换器、接口电路等电路模块，可以直接实现信号采集、转换、存储、处理等功能。IP 核是指具有知识产权的、功能具体、接口规范、可在多个集成电路设计中重复使用的功能模块，是实现系统芯片（SOC）的基本构件。6. 简述嵌入式计算机系统硬件层的组成和功能。硬件层中包含嵌入式微处理器、存储器（SDRAM、ROM 、 Flash 等） 、通用设备接口和 I/O 接口（A
5、/D、D/A、I/O 等） 。（1）嵌入式微处理器是嵌入式系统硬件层的核心，嵌入式微处理器将通用 CPU 中许多由板卡完成的任务集成到芯片内部，从而有利于系统设计趋于小型化、高效率和高可靠性（2）嵌入式系统的存储器包含 Cache、主存储器和辅助存储器，用来存放和执行代码。（3）与外界交互所需要的通用设备接口7. 简述 cache 的功能与分类。（1）Cache 是一种位于主存储器和嵌入式微处理器内核之间的快速存储器阵列，存放的是最近一段时间微处理器使用最多的程序代码和数据。在需要进行数据读取操作时，微处理器尽可能的从 Cache 中读 取数据，而不是从主存中读取，减小存储器（如主存和辅助存储
6、器）给微处理器内核造成的存储器访问瓶颈，提高微处理器和主存之间的数据传输速率，使处理速度更快，实时性更强（2）Cache 一般集成在嵌入式微处理器内，可分为数据Cache、指令 Cache 或混合 Cache，Cache 的存储容量大小依不同处理器而定。8. 简述嵌入式计算机系统中间层的组成和功能。中间层也称为硬件抽象层（Hardware Abstract Layer，HAL）或板级支持包（Board Support Package，BSP） ，位于硬件层和软件层之间，将系统上层软件与底层硬件分离开来。BSP 作为上层软件与硬件平台之间的接口，需要为操作系统提供操作和控制具体硬件的方法。不同的
7、操作系统具有各自的软件层次结构，BSP 需要为不同的操作系统提供特定的硬件接口形式。BSP 使上层软件开发人员无需关心底层硬件的具体情况，根据 BSP 层提供的接口即可进行开发。BSP 是一个介于操作系统和底层硬件之间的软件层次，包括了系统中大部分与硬件联系紧密的软件模块。BSP 一般包含相关底层硬件的初始化、数据的输入输出操作和硬件设备的配置等功能。9.简述嵌入式计算机系统系统软件层的组成和功能。系统软件层通常包含有实时多任务操作系统（Real-time Operation System，RTOS ） 、文件系统、图形用户接口（Graphic User Interface，GUI） 、网络系
8、统及通用组件模块组成。（1）嵌入式操作系统（Embedded Operating System，EOS）EOS 负责嵌入式系统的软件、硬件的资源分配、任务调度，控制协调。（2）文件系统嵌入式文件系统与通用操作系统的文件系统不完全相同，主要提供文件存储、检索和更新等功能，一般不提供保护和加密等安全机制。(3）图形用户接口（GUI）GUI 使用户可以通过窗口、菜单、按键等方式来方便地操作计算机或者嵌入式系统。10.简述 RTOS 的定义与特点。RTOS 是指能够在指定或者确定的时间内完成系统功能和对外部或内部、同步或异步时间做出响应的系统，系统能够处理和存储控制系统所需要的大量数据。特点：（1）约
9、束性RTOS 任务的约束包括时间约束、资源约束、执行顺序约束和性能约束。（2）可预测性可预测性是指 RTOS 完成实时任务所需要的执行时间应是可知的。 （3）可靠性（4）交互性11. 常用的 RTOS 调度技术有哪些？各有什么特点？（1）抢占式调度和非抢占式调度抢占式调度通常是优先级驱动的调度。每个任务都有优先级，任何时候具有最高优先级且已启动的任务先执行。抢占式调度实时性好、反应快，调度算法相对简单，可优先保证高优先级任务的时间约束，其缺点是上下文切换多。而非抢占式调度是指不允许任务在执行期间被中断，任务一旦占用微处理器就必须执行完毕或自愿放弃，其优点是上下文切换少，缺点是微处理器有效资源利
10、用率低，可调度性不好。(2）静态表驱动策略和优先级驱动策略静态表驱动策略是一种离线调度策略，指在系统运行前根据各任务的时间约束及关联关系，采用某种搜索策略生成一张运行时刻表。在系统运行时，调度器只需根据这张时刻表启动相应的任务即可。优先级驱动策略指按照任务优先级的高低确定任务的执行顺序。优先级驱动策略又分为静态优先级调度策略和动态优先级调度策略。静态优先级调度是指任务的优先级分配好之后，在任务的运行过程中，优先级不会发生改变。静态优先级调度又称为固定优先级调度。动态优先级调度是指任务的优先级可以随着时间或系统状态的变化而发生变化。12.冯诺依曼结构与哈佛结构各有什么特点？（1）哈佛结构的主要特
11、点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址、独立访问。（2）冯诺依曼结构的计算机由 CPU 和存储器构成，其程序和数据共用一个存储空间，程序指令存储地址和数据存储地址指向同一个存储器的不同物理位置；采用单一的地址及数据总线，程序指令和数据的宽度相同。程序计数器（PC）是 CPU 内部指示指令和数据的存储位置的寄存器13.RISC 架构与 CISC 架构相比有什么优点？复杂指令集计算机（Complex Instruction Set Computer， CISC） ；精简指令集计算机（Reduced Instruction Set
12、Computer，RISC ）RISC 优点:(1)结构更加简单合理，从而提高运算效率;(2)优先选取使用频率最高的、很有用但不复杂的指令，避免使用复杂指令;(3)固定指令长度，减少指令格式和寻址方式种类；(4) 指令之间各字段的划分比较一致，各字段的功能也比较规整；(5)采用 Load/Store 指令访问存储器，其余指令的操作都在寄存器之间进行；(6)增加 CPU 中通用寄存器数量，算术逻辑运算指令的操作数都在通用寄存器中存取；(7)大部分指令控制在一个或小于一个机器周期内完成；(8)以硬布线控制逻辑为主，不用或少用微码控制；(9)采用高级语言编程，重视编译优化工作，以减少程序执行时间。1
13、4.简述流水线技术的基本概念。流水线技术的基本概念是将一个重复的时序分解成若干个子过程，而每一个子过程都可有效地在其专用功能段上与其他子过程同时执行。15.试说明指令流水线的执行过程。在流水线技术中，流水线要求可分成若干相互联系的子过程，实现子过程的功能所需时间尽可能相等。形成流水处理，需要一段准备时间。指令流发生不能顺序执行时，会使流水线过程中断，再形成流水线过程则需要时间。 （执行、取操作数、指令译码、取指令）16.大端存储法与小端存储法有什么不同？对存储数据有什么要求与影响？ 小端：较高的有效字节存放在较高的的存储器地址，较低的有效字节存放在较低的存储器地址。大端：较高的有效字节存放在较
14、低的存储器地址，较低的有效字节存放在较高的存储器地址。第二章1、ARM 微处理器的特点A 体积小、低功耗、低成本、高性能；B 支持 Thumb(16 位)/ARM（犯位）双指令集，能很好地兼容 8 位/16 位器件；C 大量使用寄存器，指令执行速度更快；D 大多数数据操作都在寄存器中完成；E 寻址方式灵活简单、执行效率高。2、画出 ARM 体系结构方框图，并说明各部分功能（23）1ALUARM 体系结构的 ALU 与常用的 ALU 逻辑结构基本相同，由两个操作数锁存器、加法器、逻辑功能、结果及零检测逻辑构成。ALU 的最小数据通路周期包含寄存器读时间、移位器延迟、ALU 延迟、寄存器写建立时间
15、、双相时钟间非重叠时间等几部分。2桶形移位寄存器ARM 采用了 3232 位桶形移位寄存器，左移右移 n 位、环移 n 位和算术右移 n 位等都可以一次完成，可以有效的减少移位的延迟时间。在桶形移位寄存器中，所有的输入端通过交叉开关（Crossbar）与所有的输出端相连。交叉开关采用 NMOS 晶体管来实现。3高速乘法器ARM 为了提高运算速度，采用两位乘法的方法，2 位乘法可根据乘数的 2 位来实现“加移位”运算。ARM 的高速乘法器采用 328 位的结构，完成 322 位乘法也只需 5个时钟周期4浮点部件在 ARM 体系结构中，浮点部件作为选件可根据需要选用，FPA10 浮点加速器以协处理
16、器方式与 ARM 相连，并通过协处理器指令的解释来执行。浮点的 Load/Store 指令使用频度要达到 67，故 FPA10 内部也采用 Load/Store 结构，有 8 个 80 位浮点寄存器组，指令执行也采用流水线结构。5控制器ARM 的控制器采用硬接线的可编程逻辑阵列 PLA，其输入端有 14 根、输出端有 40 根，分散控制 Load/Store 多路、乘法器、协处理器以及地址、寄存器 ALU 和移位器。6寄存器ARM 内含 37 个寄存器，包括 31 个通用 32 位寄存器和 6个状态寄存器7、分析 ARM11 的内核结构（P26）8、分析 cortex-M4 处理器内部结构(P
17、33)14、 ARM 微处理器支持哪几种运行模式？各运行模式有什么特点？答：1)用户模式：ARM 处理器正常程序执行模式; 2)快速中断模式：用于高速数据传输或通道处理; 3)外部中断模式：用于通用的中断处理; 4)管理模式：操作系统使用的保护模式; 5)数据访问终止模式：当数据或指令预取终止时进入该模式，可用于虚拟存储及存储保护; 6)系统模式：运行具有特权的操作系统任务; 7)未定义指令中止模式：当未定义的指令执行时进入该模式，可用于支持硬件协处理器的软件仿真。15、 RM 微处理器有哪几种工作状态？各工作状态有什么特点答：ARM 处理器有32 位 ARM 和16位 Thumb 两种工作状
18、态。在32位 ARM 状态下执行字对齐的 ARM 指在16位Thumb 状态下执行半字对齐的 Thumb 指令。16、 试分析 ARM 寄存器组织结构图，并说明寄存器分组与功能。答：1通用寄存器通用寄存器（R0R15）可分成不分组寄存器 R0R7、分组寄存器 R8R14 和程序计数器 R15 三类。（1）不分组寄存器 R0R7 不分组寄存器 R0R7 是真正的通用寄存器，可以工作在所有的处理器模式下，没有隐含的特殊用途。（2）分组寄存器 R8R14 分组寄存器 R8R14 取决于当前的处理器模式，每种模式有专用的分组寄存器用于快速异常处理（3）程序计数器 R15 读程序计数器：读 PC 主要用
19、于快速地对临近的指令和数据进行位置无关寻址，包括程序中的位置无关转移。写程序计数器：写 R15 的通常结果是将写到 R15 中的值作为指令地址，并以此地址发生转移。2 程序状态寄存器寄存器 R16 用作程序状态寄存器 CPSR（当前程序状态寄存器） 。在所有处理器模式下都可以访问 CPSR。17、 简述程序状态寄存器的位功能（1）条件码标志N、Z、C、V（Negative、Zero、Carry、oVerflow）均为条件码标志位（Condition Code Flags） ，它们的内容可被算术或逻辑运算的结果所改变，并且可以决定某条指令是否被执行。CPSR 中的条件码标志可由大多数指令检测以决
20、定指令是否执行。在 ARM 状态下，绝大多数的指令都是有条件执行的。在 Thumb 状态下，仅有分支指令是有条件执行的。通常条件码标志通过执行比较指令（CMN、CMP、TEQ、TST） 、一些算术运算、逻辑运算和传送指令进行修改。条件码标志的通常含义如下： N：如果结果是带符号二进制补码，那么，若结果为负数，则 N=1；若结果为正数或 0，则 N0。 Z：若指令的结果为 0，则置 1（通常表示比较的结果为“ 相等 ”） ，否则置 0。C：可用如下 4 种方法之一设置： 一加法（包括比较指令 CMN） 。若加法产生进位（即无符号溢出） ，则 C 置 1；否则置 0。 一减法（包括比较指令 CMP
21、） 。若减法产生借位（即无符号溢出） ，则 C 置 0；否则置 1。一对于结合移位操作的非加法减法指令，C 置为移出值的最后 1 位。一对于其他非加法减法指令，C 通常不改变。 V：可用如下两种方法设置，即一对于加法或减法指令，当发生带符号溢出时，V置 1，认为操作数和结果是补码形式的带符号整数。一对于非加法减法指令，V 通常不改变。（3）控制位程序状态寄存器 PSR（Program Status Register）的最低 8 位 I、F 、T 和 M4：0用作控制位。当异常出现时改变控制位。处理器在特 权模式下时也可由软件改变。 a中断禁止位I：置 1，则禁止 IRQ 中断；F：置 1，则禁
22、止 FIQ 中断。 bT 位T=0 指示 ARM 执行；T=1 指示 Thumb 执行。 c模式控制位M4、 M3、M2、Ml 和 M0（M4:0）是模式位，决定处理器的工作模式。20、ARM 体系结构支持几种类型的异常，并说明其异常处理模式和优先级状态？答，支持 7 种类型的异常异常处理过程：（进入异常）PCLR，CPRSSPSR，设置 CPSR 的运行模式位，跳转到相应的异常处理程序， （异常返回）LRPC，SPSRCPSR ，若在进入异常处理时设置中断禁止位，要在此清楚，复位异常处理程序不需要返回。Reset数据中指快速中断请求（）中断请求（IRQ）指令预取中止未定义指令和软件中止。 、
23、21、简述异常类型的含义 （1）复位 当处理器的复位电平有效时，产生复位异常，ARM 处理器立刻停止执行当前指令。复位后，ARM 处理器在禁止中断的管理模式下，程序跳转到复位异常处理程序处执行（从地址 0x00000000 或 0xFFFF0000 开始执行指令） 。 （2）未定义指令异常 当 ARM 处理器或协处理器遇到不能处理的指令时，产生未定义指令异常。当 ARM 处理器执行协处理器指令时，它必须等待任一外部协处理器应答后，才能真正执行这条指令。若协处理器没有响应，就会出现未定义指令异常。若试图执行未定义的指令，也会出现未定义指令异常。未定义指令异常可用于在没有物理协处理器（硬件）的系统
24、上，对协处理器进行软件仿真，或在软件仿真时进行指令扩展。 （3）软件中断异常（SoftWare Interrupt ，SWI ） 软件中断异常由执行 SWI 指令产生，可使用该异常机制实现系统功能调用，用于用户模式下的程序调用特权操作指令，以请求特定的管理（操作系统）函数。 （4）指令预取中止 若处理器预取指令的地址不存在，或该地址不允许当前指令访问，存储器会向处理器发出存储器中止（Abort）信号，但当预取的指令被执行时，才会产生指令预取中止异常。 （5）数据中止（数据访问存储器中止） 若处理器数据访问指令的地址不存在，或该地址不允许当前指令访问时，产生数据中止异常。存储器系统发出存储器中止
25、信号。响应数据访问（加载或存储）激活中止，标记数据为无效。在后面的任何指令或异常改变CPU 状态之前，数据中止异常发生。 （6）外部中断请求（IRQ）异常 当处理器的外部中断请求引脚有效，且 CPSR 中的 I 位为0 时，产生 IRQ 异常。系统的外设可通过该异常请求中断服务。IRQ 异常的优先级比 FIQ 异常的低。当进入FIQ 处理时，会屏蔽掉 IRQ 异常。 （7）快速中断请求（FIQ）异常 当处理器的快速中断请求引脚有效，且 CPSR 中的 F 位为 0 时，产生 FIQ 异常。FIQ 支持数据传送和通道处理，并有足够的私有寄存器。22、简述 ARM 微处理器处理异常的操作过程。1、
26、将下一条指令的地址存入相应连接寄存器 LR，以便程序在处理异常返回时能从正确的位置重新开始执行。若异常是从 ARM 状态进入，LR 寄存器中保存的是下一条指令的地址（当前 PC4 或 PC8，与异常的类型有关） ；若异常是从 Thumb 状态进入，则在 LR 寄存器中保存当前 PC 的偏移量，这样，异常处理程序就不需要确定异常是从何种状态进入的。例如：在软件中断异常 SWI，指令 MOV PC，R14_svc 总是返回到下一条指令，不管 SWI 是在 ARM状态执行，还是在 Thumb 状态执行。 2、将 CPSR 复制到相应的 SPSR 中。 3、根据异常类型，强制设置 CPSR 的运行模式
27、位。 4、强制 PC 从相关的异常向量地址取下一条指令执行，从而跳转到相应的异常处理程序处。24、说明存储器映射 I/O 的特点。I/O 口使用特定的存储器地址，当从这些地址加载（用于输入）或向这些地址存储（用于输出）时，完成 I/O 功能。加载和存储也可用于执行控制功能，代替或者附加到正常的输入或输出功能。然而，存储器映射 I/O 位置的行为通常不同于对一个正常存储器位置所期望的行为。例如，从一个正常存储器位置两次连续的加载，每次返回的值相同。而对于存储器映射 I/O 位置，第 2 次加载的返回值可以不同于第 1 次加载的返回值43、 简述 ARM AMBA 接口结构与功能。AMBA 有 A
28、HB（Advanced High-performance Bus，先进高性能总线） 、ASB（Advanced System Bus，先进系统总线）和 APB（Advanced Peripheral Bus，先进外围总线）等三类总线。 ASB 是目前 ARM 常用的系统总线，用来连接高性能系统模块，支持突发（Burst）方式数据传送。 AHB 不但支持突发方式的数据传送，还支持分离式总线事务处理，以进一步提高总线的利用效率。特别在高性能的 ARM 架构系统中，AHB 有逐步取代 ASB 的趋势，例如在 ARM1020E 处理器核中。 APB 为外围宏单元提供了简单的接口，也可以把 APB看作
29、ASB 的余部。 AMBA 通过测试接口控制器 TIC（Test Interface Controller）提供了模块测试的途径，允许外部测试者作为 ASB 总线的主设备来分别测试 AMBA 上的各个模块。 AMBA 中的宏单元也可以通过 JTAG 方式进行测试。虽然 AMBA 的测试方式通用性稍差些，但其通过并行口的测试比 JTAG 的测试代价也要低些。44.简述 ARM JTAG 调试接口结构、电路与功能。ARM JTAG 调试接口的结构如图 2.7.2 所示。它由测试访问端口 TAP（Test Access Port）控制器、旁路（ Bypass）寄存器、指令寄存器、数据寄存器以及与 J
30、TAG 接口兼容的ARM 架构处理器组成。处理器的每个引脚都有一个移位寄存单元（边界扫描单元（BSC，Boundary Scan Cell） ） ，它将JTAG 电路与处理器核逻辑电路联系起来，同时，隔离了处理器核逻辑电路与芯片引脚。所有边界扫描单元构成了边界扫描寄存器 BSR，该寄存器电路仅在进行 JTAG 测试时有效，在处理器核正常工作时无效。（1）JTAG 的控制寄存器测试访问端口 TAP 控制器对嵌入在 ARM 处理器核内部的测试功能电路进行访问控制，是一个同步状态机。通过测试模式选择 TMS 和时钟信号 TCK 来控制其状态转移，实现 IEEE1149.1 标准所确定的测试逻辑电路的
31、工作时序。指令寄存器是串行移位寄存器，通过它可以串行输入执行各种操作的指令。数据寄存器组是一组串行移位寄存器。操作指令被串行装入由当前指令所选择的数据寄存器，随着操作的进行，测试结果被串行移出第三章2 简述 S3C2410A 存储器控制器的特性。 特性： 支持小大端（通过软件选择） 。 地址空间：每个 bank 有 128 MB（总共有 8 个bank，共 1 GB） 。 除 bank0 只能是 16/32 位宽之外，其他 bank 都具有可编程的访问位宽（8/16/32 位） 。 总共有 8 个存储器 bank（bank0bank7）：一其中 6 个用于 ROM，SRAM 等；一剩下 2 个
32、用于 ROM，SRAM，SDRAM 等。 7 个固定的存储器 bank（bank0bank6）起始地址。 最后一个 bank（bank7 ）的起始地址是可调整的。 最后两个 bank（bank6 和 bank7）的大小是可编程的。所有存储器 bank 的访问周期都是可编程的。 总线访问周期可以通过插入外部等待来扩展。 支持 SDRAM 的自刷新和掉电模式。3 画出 S3C2410A 复位后的存储器映射图，并分析不同存储器的地址范围。 （P69-70） S3C2410A 复位后，存储器的映射情况如图 3.2.1 所示，bank6 和 bank7 对应不同大小存储器时的地址范围参见表3.2.1。
33、4 试分析复位电路的工作过程。 工作过程：在系统上电时，通过电阻 R108 向电容 C162 充电，当 C162 两端的电压未达到高电平的门限电压时，RESET 端输出为高电平，系统处于复位状态；当 C162 两端的电压达到高电平的门限电压时，RESET 端输出为低电平，系统进入正常工作状态。当用户按下按钮 RESET 时，C162 两端的电荷被放掉，RESET 端输出为高电平，系统进入复位状态，再重复以上的充电过程，系统进入正常工作状态。6 简述 S3C2410A 时钟电路的特点。特点：产生 CPU 所需的 FCLK 时钟信号。AHB 总线外围设备所需的 HCLK 时钟信号，以及 APB 总
34、线外围设备所需的PCLK 时钟信号。微处理器的主时钟可以由外部时钟源提供，也可以由外部振荡器提供。 OM3:2=00 时，MPLL 和 UPLL 的时钟均选择外部晶体振荡器； OM3:2=0l 时，MPLL 的时钟选择外部晶体振荡器；UPLL 选择外部时钟源 OM3:2=10 时，MPLL 的时钟选择外部时钟源；UPLL选择外部晶体振荡器； OM3:2=11 时，MPLL 和 UPLL 的时钟均选择外部时钟源。7 S3C2410A 的电源管理模块具有哪几种工作模式？各有什么特点？ 正常模式：在这个模式，由于所有外围设备都处于开启状态，因此功耗达到最大。若不需要定时器，那么用户可以断开定时器的时
35、钟，以降低功耗慢速模式：称无 PLL 模式，在慢速模式不使用 PLL，而使用外部时钟（XTIPLL 或 EXTCLK）直接作为 S3C2410A中的 FCLK。在这种模式下，功耗大小仅取决外部时钟的频率，功耗与 PLL 无关。空闲模式：电源管理模块只断开 CPU 内核的时钟（FCLK） ，但仍为所有其他外围设备提供时钟。空闲模式降低了由 CPU 内核产生的功耗。任何中断请求可以从空闲模式唤醒 CPU。掉电模式：电源管理模块断开内部电源。除唤醒逻辑以外，CPU 和内部逻辑都不会产生功耗。激活掉电模式需要两个独立的电源，一个电源为唤醒逻辑供电；另一个为包括 CPU 在内的其他内部逻辑供电，并且这个
36、电源开关可以控制。在掉电模式下，为 CPU 和内部逻辑供电的第二个电源将关断。通过 EINT15:0或 RTC 报警中断可以从掉电模式唤醒 S3C2410A。13 S3C2410A 与配置 I/O 口相关的寄存器有哪些？各自具有什么功能？ 15 简述 ARM 系统中的中断处理过程。 处理过程：（1）保存现场。(2）模式切换。 （3）获取中断服务子程序地址。(4）多个中断请求处理。 （5）中断返回，恢复现场。17 试按功能对 S3C2410A 的中断源进行分类。19 简述采用 DMA 方式进行数据传输的过程。过程：（1）外设向 DMA 控制器发出 DMA 请求。（2）DMA 控制器向 CPU 发
37、出总线请求信号。（3）CPU 执行完现行的总线周期后，向 DMA 控制器发出响应请求的回答信号。（4）CPU 将控制总线、地址总线及数据总线让出，由DMA 控制器进行控制。（5）DMA 控制器向外部设备发出 DMA 请求回答信号。（6）进行 DMA 传送。（7）数据传送完毕，DMA 控制器通过中断请求线发出中断信号。CPU 在接收到中断信号后，转人中断处理程序进行后续处理。（8）中断处理结束后，CPU 返回到被中断的程序继续执行。CPU 重新获得总线控制权。20 简述 S3C2410A 的 DMA 控制器功能。S3C2410A 有 4 个 DMA 控制器。每个 DMA 控制器可以处理以下 4
38、种情况：（1）源和目的都在系统总线上；（2）源在系统总线上，目的在外围总线上；（3）源在外围总线上，目的在系统总线上；（4）源和目的都在外围总线上。S3C2410A 每个 DMA 通道有 9 个控制寄存器，4 个通道共有 36 个寄存器。每个 DMA 通道的 9 个控制寄存器中有 6个用于控制 DMA 传输，另外 3 个用于监控 DMA 控制器的状态。21 S3C2410A 的 DMA 通道有几个控制寄存器？各自具有什么功能？ （1）DMA 初始化源寄存器（DISRC）DMA 初始化源寄存器（DISRC）用于存放要传输的源数据的起始地址。（2）DMA 初始化源控制寄存器（DISRCC）DMA 初始化源控制寄存器（DISRCC）用于控制源数据在 AHB 总线还是 APB 总线上并控制地址增长方式 3）DMA 初始化目标地址寄存器（DIDST） ，DMA 初始化目标地址寄存器（DIDST）用于存放传输目标的起始地址。（4）DMA 初始化目标控制寄存器（DIDSTC）DMA 初始化目标控制寄存器（DIDSTC）用于控制目标位于 AHB 总线还是 APB 总线上，并控制地址增长方式。（5）DMA 控制寄存器（DCON）有 4 个 DMA 控制寄存器（DCON）（DCON0DCON3）
