1、学术探讨292023 年第 3 期 安全与电磁兼容0 引言随着 5G、人工智能、物联网、大数据及其在高速通信、无人系统、工业互联网、先进能源、先进空天等领域的广泛应用，各类装备面临严峻的电磁安全问题1。电磁兼容（EMC）问题作为电磁安全的重要组成，逐渐从系统级和设备级不断向着电路模块级、电路板级和元器件层级深入发展2。在元器件层级上，集成电路作为典型代表，随着制造工艺和半导体技术的发展，金属-氧化物-半导体（MOS）器件尺寸的不断缩小，芯片集摘 要：针对集成电路(IC)在复杂物理环境中的电磁抗扰度漂移问题，研究了环境热应力对基于供电网络传导耦合的现场可编程逻辑门阵列(FPGA)内嵌锁相环(PL
2、L)电路电磁抗扰度的影响。分析典型 FPGA 片内 PLL 的功能原理及电磁干扰机理；将环境热应力干扰因素引入 PLL 电磁抗扰度测试研究中，设计基于电磁干扰直接功率注入(DPI)与热应力耦合的抗扰度测试平台；测试分析了在 20110热应力范围内，电磁干扰分别通过 1.2V、2.5V 和 IC 地电源网络注入片内 PLL 时，其电磁抗扰度特性变化。结果表明，当片内 PLL 功能单元受到不同注入路径的电磁干扰时，其在不同频段的电磁抗扰度变化趋势基本一致；考虑热应力因素影响时，片内 PLL 的电磁抗扰度特性会发生明显漂移，且当锁相环的 2.5V 工作电压受到电磁-热复合应力干扰时，PLL 的电磁抗
3、扰度最弱，热应力干扰因素加剧了其抗扰度的漂移。关键词：集成电路；锁相环；电磁抗扰度；热应力引用格式:程俊平，李鹏程，沈小奇，等.FPGA 片内 PLL 电磁抗扰度的热应力效应测试分析 J.安全与电磁兼容,2023(3):29-36.ChengJunping,LiPengcheng,ShenXiaoqi,etal.TestandAnalysisofThermalStressEffectontheElectromagneticImmunityforPLLofFPGAJ.SAFETY&EMC,2023(3):29-36.(inChinese)Abstr act：TosolvetheElectroma
4、gneticImmunitydriftproblemofIntegrateCircuit(IC)incomplexphysicalenvironment,theinfluenceofambientthermalstressonelectromagneticimmunityofaFieldProgrammableGateArray(FPGA)embeddedPhaseLockedLoop(PLL)basedontheconductioncouplingofthepowersupplynetworkisinvestigated.Thefunctionalprincipleandelectromag
5、neticinterferencemechanismofPLLonFPGAchipareanalyzed.TheenvironmentalthermalstressinterferencefactorwasintroducedintothestudyofPLLelectromagneticimmunitytest,andanimmunitytestplatformwasdesignedbasedonthecouplingofdirectpowerinjection(DPI)andthermalstress.Inthethermalstressrangeof20110,theelectromag
6、neticimmunitycharacteristicsofPLLonchipweretestedandanalyzedwhentheelectromagneticinterferencewasinjectedthrough1.2V,2.5VandICgroundpowernetworkrespectively.TheresultsshowthatwhenthePLLfunctionalunitissubjectedtoelectromagneticinterferencefromdifferentinjectionpaths,itselectromagneticimmunitychanges
7、indifferentfrequencybandsarebasicallythesame.Whentheinfluenceofthermalstressfactorisconsidered,theelectromagneticimmunitycharacteristicsofPLLonthechipwillshiftsignificantly.Whenthe2.5VworkingvoltageofPLLisinterferedbytheelectromagneticandthermalcompositestress,theelectromagneticimmunityofPLListhewea
8、kest,andthethermalstressinterferencefactoraggravatesthedriftofitsimmunity.K eywor ds：integratecircuit(IC);PLL;electromagneticimmunity(EMIM);thermalstressFPGA 片内 PLL 电磁抗扰度的热应力效应测试分析TestandAnalysisofThermalStressEffectontheElectromagneticImmunityforPLLofFPGA解放军信息安全测评认证中心 程俊平 李鹏程 沈小奇 齐国雷成密度成倍增加。与此同时，日益
9、恶劣复杂的工作环境对信息设备造成的电磁、过电压、热应力等干扰耦合效应，严重威胁集成电路的可靠性和功能安全。IC 在复杂物理环境中的电磁抗扰度和电磁健壮性逐渐成为电子设备 EMC 问题中的关键要素3-7。为解决集成电路 EMC 问题，国内外学者进行了长期且大量的研究。文献 7 系统梳理了集成电路技术的发展趋势及其对 IC 级电磁兼容的影响；文献 8 进一步整理了 IC EMC 问题的解决方法和当前取得的阶段性研Academic Research30 SAFETY&EMC No.3 2023究成果；吴建飞等人从汽车电子 IC 应用出发，综述了车规级芯片在 EMC 测试方法、建模仿真方面的研究情况，
10、并建立了车用微控制单元的瞬态脉冲抗扰度行为级模型9；为精准探测印制电路板因元器件集成度增加而存在的潜在 EMC 性能缺陷，中电科第五十八研究所对比研究了静电放电抗扰度试验、电快速瞬变脉冲群试验和浪涌冲击试验对板级 EMC及相关元器件的影响，设计了具体可行的板级 E M C 测试方法10。针对 I C 在复杂物理环境中的电磁抗扰度退化问题，文 献 11-12 中 设 计 了系列实验，测试分析在热应力和过电压影响下，A R M Cortex-M4 处 理 器 正 常 工 作状态中的电磁抗扰度特性、运行故障、电流消耗等变化情况，实验证实在热-过电压等复合应力作用下，处理器的电磁抗扰度特性逐渐恶化，器
11、件物理特性明显下降。针对电源电压噪声引起的 IC 时钟频率输出抖动的问题，国内外学者分别从建模仿真、设计优化及算法改进等方面进行了系统深入研究，并提出了多种有效地解决方案13-15。然而，针对 IC 内部时钟功能单元在复杂应力作用下的抗扰度变化问题的相关研究较少，环境热应力对基于供电网络传导耦合的IC 内嵌 PLL 电路电磁抗扰度的影响有待深入研究。本文以典型 FPGA 内嵌的 PLL 功能单元为研究对象，在已有的研究基础上，深入分析了片内 PLL 的工作原理及电磁干扰机理，设计了基于直接功率注入法的热应力耦合抗扰度测试平台16，在环境热应力因素影响下，进行测试并对比分析不同电源网络电磁传导注
12、入所引起的 PLL 电磁抗扰度的漂移变化特性。1 FPGA 片内 PLL 干扰机理分析片内 PLL 设计是 IC 设计中的一个重要环节，在无线通信、高频通信和数字通信等领域 PLL 的使用占据重要地位。本文以 Cyclone IV 系列 EP4CE15F17C8N 型FPGA 为研究对象，其包含四个通用的 PLL，分别位于芯片的四个边角，采用独立的 2.5 V 电压供电。作为FPGA 时钟网络的重要组成部分，PLL 主要通过时钟控制单元为 FPGA 内部及外部通用设备（如：外部存储器）等模块提供稳定的时钟管理，待测 FPGA 内部时钟网络及 PLL 分布如图 1 所示。1.1 片内 PLL 功
13、能原理锁相环实质是一个混合信号负反馈系统，在 FPGA内部，其功能结构如图 2 中虚线框所示。从反馈系统的角度理解，PLL 实现的是输入频率与输出频率之间的传递，利用 IC 外部输入的参考信号控制环路内部振荡信号的频率和相位。由鉴频鉴相器（PFD）、电荷泵（CP）、环路滤波器（LP）和压控振荡器（VCO）组成。外界时钟信号或芯片内部时钟网络所生成的时钟信号可通过inclk0 和 inclk1 进入可支持内部逻辑静态选择的时钟控制模块，经一系列选通设置进入 PFD，通过和标准时钟的对比产生差分相位信号，随后信号经电荷泵和环路低通滤波器的处理生成电压信号，控制 VCO 工作，进而使得 VCO 的输
14、出时钟锁定为参考时钟的 n 倍。片内PLL 各组成单元主要功能如下：PFD 主要作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成电压信号输出；CP 为环路滤波器提供充放电电流；LP 提供低通滤波特性，滤除 PFD 输出中的高频分图 1 FPGA 内部时钟网络及 PLL 分布学术探讨312023 年第 3 期 安全与电磁兼容量，形成压控振荡器的控制电压；VCO 通过 LP 输出的控制电压实现对振荡器产生的周期信号的频率控制。因为锁相环采用负反馈的工作方式，微小的输入变化便会引起反馈电路产生较大的反馈信号，所以整个 PLL 单元对反馈回路的抗扰度要求很高，而 PLL 工作不稳定的
15、主要来源则是其工作电压的波动14。因此，下文将通过电压变化来分析 PLL 功能单元受热应力时，其电磁抗扰度特性的变化。1.2 干扰机理分析片内 PLL 作为电磁传导耦合进入 FPGA 内部最易干扰的典型功能单元和电路结构，分析外界电磁干扰和环境热应力因素对片内 PLL 的干扰机理，对于改进待测 FPGA 电磁兼容设计，提升 IC 整体电磁抗扰度具有重要的意义。1.2.1 电磁干扰机理分析芯片内部基本的电路结构十分复杂，且对于生产厂商属于商业机密，难以得到详实具体的电路结构。因此，从具体电路结构级分析其电磁干扰机理是十分困难的。宏观上分析，外界 EMIM 通过任意电源或 IC 地网络注入至器件内
16、部，首先会引发片内逻辑电压抖动等电源完整性问题（PI）。而 FPGA 丰富的布线资源和内部逻辑电路会使得因供电网络干扰引起的各种 PI 问题迅速耦合响应至各功能单元，影响数字逻辑电平的变化与信号通信，进而引起特定功能电路逻辑紊乱或行为失效，导致输出信号产生完整性问题。如图 3 所示，根据 PLL 各单元工作原理，在没有干扰信号时，设外界输入 PFD 参考信号电压 Ui(t)和VCO 输出信号电压 Uo(t)分别为：i i ii()sin()Ut u t t=+（1）o o oo()cos()Ut u t t=+（2）式中，i为输入信号的振荡角频率，i(t)为输入信号的瞬时相位，o为压控振荡器在
17、输入控制电压为零或为直流电压时的振荡角频率，是电路的固有振荡角频率，o(t)为输出信号的瞬时相位。根据 PFD 的工作原理，则 PFD 的输出电压可表 示为：（3）式中，K 表示 PFD 的乘积参数因子，为常数。经环路滤波器滤除式（3）中的和频分量，则 VCO 的输入控制电压可表示为：C io i o i o1()s i n()()()2U t Ku u t t t=+（4）根据压控振荡器压控特性可知，压控振荡器的振荡频率 u(t)以 o为中心，随输入信号电压 UC(t)的变化而变化，其特性可表示为：u o 0C()()t KU t=+（5）其中，K0为常量，UC(t)和 u(t)均随时间变化
18、而变化，且 UC(t)控制着 u(t)的变化规律，如图 4 中曲线 N 所示。以上分析了在无干扰信号时，PLL 的正常工作机理。而当干扰信号经电源网络耦合至 PLL 时，将引起一系图 2 待测 FPGA 片内 PLL 原理结构图 3 PLL 工作示意图Academic Research32 SAFETY&EMC No.3 2023列问题。如图 3 所示，设干扰信号以电压形式耦合叠加至外界输入 PFD 的参考信号上，则此时的输入电压i()Ut 可表示为：i i emi()()Ut Ut U=+（6）将 式（6）带 入 式（3）、式（4）后，可 以 发 现，VCO 的输入控制电压受到了电磁干扰的影
19、响，i()Ut 的变化不仅与 Ui(t)和 Uo(t)有关，也受到干扰信号 Uemi的控制。此时，压控振荡器的振荡频率 u与输入信号电压c()Ut 之间的特性可表示为：()u o 0C o 0cemi o emi o emi o()()=()1s i n()()2t KU t KU tKu u t t t=+（7）即振荡频率与输入信号电压之间出现了非线性特性，如图 4 曲线 M 所示。输入信号电压分别为 Uc1、Uc2、Uc3，当未加干扰时，输出的频率分别对应为 c1、c2、c3，当注入干扰时，同样的输入电压，对应的频率分别为c1、c2、c3，可看出振荡频率发生明显漂移。同样，若输出振荡频率相
20、同时，相比于曲线 N，曲线 M对应的输入控制电压也发生明显漂移。1.2.2 热应力耦合机理分析根据相关文献研究和半导体物理器件可靠性理论可知17-18，当集成电路受到环境热应力的耦合干扰时，其实质是芯片内的 MOS 器件受到影响，通过累积效应最终引起性能退化、抗扰度漂移等问题。因此，应从MOS 管级分析环境热应力对芯片的影响规律。MOS 管的漏极输出电流可表示为：()2oxgt d sh2CWVULI=（8）式中，表示载流子迁移率，Cox表示 MOS 管栅氧化层电容，W 和 L 分别为沟道的宽度和长度，Vgs为 MOS 管的栅源电压，Uth为 MOS 管的阈值电压。而载流子迁移率 和 MOS
21、管的阈值电压 Uth都受环境温度变化的影响，分别表示为：3/2AT=（9）()s 0 fpssth fp msox ox222AqNQUCC=+（10）式中，A 为与制造工艺有关的常数，T 表示温度，s为硅介电常数，0为真空介电常数，NA为衬底掺杂浓度，q 表示电子电荷，Qss表示 MOS 管的表面电荷强度，ms为金属-半导体功函数差，且在较大的频带宽度内，Qss和ms 基本不受环境温度的影响，fp则是一个与温度有关的函数，可表示为：fpilnAkT Nqn=（11）式中，ni为本征半导体浓度，具体表达式为：g 16 3/2i3.87 10 exp2EnTkT=（12）式中，k 为玻尔兹曼常数
22、，Eg是与温度无关的禁带宽度，且 3.871016记为 ni0。为进一步阐明温度热应力对阈值电压和迁移率的影响，将式（8）和（9）对温度热应力 T 求导，可得：5/2d3d2ATT=（13）th 0 s3/2 3/2ox i0id 21lndelnAAAU k kN NNT q C nTTn=+（14）式（13）、式（14）表明，MOS 管阈值电压 Uth与载流子迁移率 均呈现随温度升高而下降的趋势。计算结果表明，阈值电压以 1.52 mV/的速度随温度的升高而减小，而温度升高 100，载流子的迁移率会下降约40%，进而导致 PLL 的电磁抗扰度随着环境热应力的升高而降低。2 测试设计2.1
23、待测 FPGA 电路板设计依据 IEC 62132-4:2006 测试要求，结合待测 FPGA功能特点，设计满足测试要求的 FPGA 最小功能电路板，该电路板采用 4 层 PCB 设计，分别为待测 IC 层、IC 地电源网络层、IC 电源层和元器件层。待测 IC 层为第 4 层（底层），用于单独放置待测FPGA 芯片；IC 地电源网络层为第 3 层，主要为 FPGA的接地层，同时起到屏蔽上层干扰信号耦合至 FPGA 的作用；IC 电源层为第 2 层，主要为 FPGA 的正常工作图 4 锁相环 VCO 压控振荡特性学术探讨332023 年第 3 期 安全与电磁兼容提供电源；元器件层为第 1 层（
24、顶层），主要放置维持待测 FPGA 正常运行的最基本无源元器件，包括电阻、电容、电感以及连接至不同电源网络的 SMA 端口等。值得注意的是，依据芯片手册，待测 FPGA 不同功能单元分别采用不同的供电电压，即 IC 内核工作电压为 1.2 V，PLL 工作电压为 2.5 V，IO 端口和其他功能单元工作电压为 3.3 V。因此，在 PCB 板第 2 层将不同供电电压依据 FPGA 电路的布局进行了分割，并分别预留测试端口，分割区域如图 5 中红色和黄色虚线所示。预留的 SMA 端口分别连接至 1.2 V、2.5 V、IC 地电源网络和部分 IO 引脚，连接至电源网络的 SMA 端口用于干扰信号
25、的注入，连接 IO 接口的 SMA 端口用于输出信号的观测。为减少路径损耗，SMA 端口至 IO 引脚和电源引脚的 PCB 走线采用 50 阻抗匹配设计，且要求后续待测电路板与测试仪器之间的连线均采用阻抗匹配线缆，以减小整个测试过程中的功率损耗。同时，在软件程序设计上使 PLL 的输出信号不经过时钟控制单元而是通过预留 SMA 端口直接输出，以避免 FPGA 内部时钟控制单元对测试结果的影响。2.2 测试环境搭建基于 IEC 62132-4:2006 提出的直接功率注入法，研究待测 FPGA 的电磁抗干扰特性，测试分析待测 FPGA片内 PLL 电磁抗扰度在实时、动态环境热应力干扰下的变化规律
26、。将可控温度加热平台与直接功率注入法相结合，采用 DPI 与环境热应力系统控制技术，实现受实时可变热应力干扰的待测 FPGA 传导抗扰度的测量。相较 DPI 测试法，本测试方法将待测 FPGA 芯片置于温度可控的加热平台，实时调整改变芯片工作环境的温度，以实现真实物理环境芯片电磁抗扰度阈值的提取。测试平台具体工作原理和主要构成如图 6 所示。图 5 待测 FPGA 电路板电压分割示意图图 6 测试环境功能原理结构框图电磁干扰信号的发射源选取带宽为 10 MHz2 GHz的射频信号发生器，信号经射频信号放大器、定向功率耦合器放大耦合后，通过 6.8 nF 隔直电容再经 SMA 端口注入 FPGA
27、 电源网络。同时，定向耦合器的前项输出端口连接至功率计以监测受测 IC 的实际注入功率。输出监测端口连接至监测示波器，以进行行为失效判据，待测 FPGA 始终固定于温度加热平台，以期获得实时可变的工作环境温度。待测 FPGA 干扰注入路径上，为了满足阻抗匹配要求采用 50 微带传输线、1 GHz 最大干扰频率，结合测试设备性能，设置干扰注入频率范围为 10 MHz 1 GHz，功率范围为-1530 dBm。根据芯片手册该型FPGA 所能承受的最大节点温度为 140，为避免造成芯片永久性物理损伤，实验设置环境温度变化范围为20120。为确保测量结果的一致性、可重复性和受测芯片的安全性，测试流程如
28、图 7 所示。设置干扰频率步进为10 MHz，注入功率每 0.1 dBmW 改变一次，环境温度分别设置为 20、40、80、120。采用 5 次测量求平均值的方式，以减小测量误差。当数字示波器监测到输出信号的电压波动超过正常值的 10%时，即判定为 PLL 功能失效。3 测试结果分析3.1 无源元器件热应力干扰测试如前文所述，待测 FPGA 和维持其正常运行的电阻、Academic Research34 SAFETY&EMC No.3 2023电容、电感等最基本无源元器件被分别放置于 PCB 板的底层和顶层，以减小无源器件对待测 FPGA 本身的影响。而板上无源器件和阻抗匹配传输线等在环境热应
29、力作用下的阻抗特性变化，对待测片内 PLL 的抗干扰特性的影响不容忽视。因此，对无源元器件的温度特性进行测试也很有必要。依据文献 17 提出的测试方法和测试设置，为保证测试结果满足后续实验需求，在 10 MHz3 GHz 频率范围和 20140 温度范围内，在不同热应力作用下，通过矢量网络分析仪实时监测 6.8 nF 隔直电容、阻抗匹配传输线等器件的阻抗参数变化规律。测得变化趋势如图 8 所示。结果表明，隔直电容和微带传输线阻抗参数具有较好的温度一致性，基本不受热应力影响，即干扰信号在进入 PLL 供电网络之前不会因工作环境温度的变化而变化，排除了无源器件的温度特性对测试结果的影响。3.2 片
30、内 PLL 电磁干扰测试设定测试环境温度为 20，依据图 7 测试流程设置干扰频率和功率步进，分别测试提取传导电磁干扰通过不同电源网络耦合干扰路径（1.2 V 电源网络、2.5 V电源网络和 IC 地电源网络）耦合至片内 PLL 功能单元的电磁抗扰度特性阈值曲线，如图 9 所示。对比分析可知，在环境温度不变时，当外界电磁干扰经不同电源网络耦合至 FPGA 内部时，对片内 PLL造成的影响不同，但 PLL 的整体电磁抗扰度变化趋势图 7 测试流程（a）6.8 nF 耦合电容（b）微带线容阻抗图 8 热应力对阻抗参数的影响是基本一致的。当 PLL 的工作电压受到电磁干扰时，整体电磁抗扰度最低，即
31、2.5 V 电源网络电磁干扰对PLL 的正常工作和电磁兼容性的威胁最大，最易造成锁相环功能紊乱，行为失效。200400 MHz 频段内，受到 1.2 V 电源网络电磁干扰时，对 PLL 的影响相对较小；当频率超过 400 MHz 时，受到 IC 地网络电磁干扰时，对 PLL 的影响在电源网络干扰中相对较小。3.3 热应力对 PLL 电磁抗扰度影响测试在 3.2 节测试结果的基础上，改变待测 FPGA 所处的环境温度，得到环境热应力对 PLL 不同电源耦合路径电磁抗扰度的影响阈值曲线，如图 10 所示。对比分析可知，片内 PLL 单元受到不同耦合路径电磁-热应力干扰时，在不同频段的电磁抗扰度变化
32、趋势具有一致性，尤其是通过 1.2 V 电源网络和 2.5 V PLL图 9 20时 PLL 不同电源网络耦合干扰路径抗扰度对比学术探讨352023 年第 3 期 安全与电磁兼容（a）1.5 V 电源网络（b）2.5 V 电源网络（c）IC 地电源网络图 10 PLL 电磁-热耦合干扰抗扰度变化电源网络耦合干扰时，PLL 的电磁抗扰度变化趋势保持高度一致。且电磁干扰通过地网络耦合至芯片内时，环境热应力对 PLL 电磁抗扰度变化的影响较小。结合干扰机理分析，从图 10 的实际测试数据可以看出，在测试频段内，PLL 的电磁抗扰度变化趋势是随着环境热应力的升高而降低，且在不同频段表现的电磁抗扰度特征
33、不同。以电磁干扰通过 2.5 V 供电网络耦合至 PLL 为例，选取典型频点，显示 PLL 电磁干扰随环境热应力的变化趋势，如图 11 所示。同时，在 250 MHz 和 500 MHz 频点处，PLL 的电磁抗扰度处于最低水平且随环境热应力的变化而显著降低，这意味着250 MHz 和 500 MHz 是该 PLL 的最易敏感点，也是复杂电磁环境中应重点防护的频点。由图 11 还可看出，虽然 PLL 在不同频点的电磁抗扰度相差较大，但随着环境热应力的影响，不同频点的电磁抗扰度随环境热应力的变化均呈线性规律变化。这也表明在一定频率和热应力变化范围内，PLL 电路电磁抗扰度受环境热应力的影响而发生
34、的漂移现象是可以有效预测的。4 结语本文分析了典型 FPGA 片内 PLL 功能单元受外界电磁干扰和环境热应力耦合干扰的理论机理，设计了FPGA 待测电路板并搭建了基于 DPI 的热应力效应测试环境，测试并提取了环境热应力变化对片内 PLL 电磁抗扰度漂移影响的阈值曲线，对比分析了基于不同供电网络传导耦合下环境热应力对受测功能单元的抗扰度阈值变化的影响规律。研究结果为集成电路尤其是 FPGA内嵌 PLL 的在复杂热应力环境下的电磁抗扰度设计提供了参考，也为下一步建立 PLL 电磁抗扰度的热应力效应预测模型奠定了坚实的实验基础。参考文献1 中国工程院.中国电子信息工程科技发展十六大挑战(2020
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