1、存储器章节一、填空题1、对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（ 高速缓存）、（ 主存 ）、（辅存 ）。2、一个存储器的容量假设为 M*N 位，若使用 A*B 的芯片，（AM,BN），需要在字和位同时扩展，此时共需要（M*N/A*B）个存储芯片。附：如果存储容量为 a*b 的芯片组成容量为 c*d 的芯片，则需要芯片的数量 n=(a*b)/(c*d)2、双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（空间）并行技术，后者采用（时间）并行技术。3、反映主存速度指标的三个术语是存取时间、（ 存储周期）和（ 存储器带宽 ）。4、
2、CPU 访问主存是数据存取的单位是（字节），访问 cache 的单位（字），cache 和内存交换数据的单位是（块）。二、选择题1、下列器件中存取速度最快的是（C）。A、高速缓存 B、主存 C、寄存器 D、辅存2、主存贮器和 CPU 之间增加 cache 的目的是（ A ）。A 解决 CPU 和主存之间的速度匹配问题 B 扩大主存贮器容量C 扩大 CPU 中通用寄存器的数量D 既扩大主存贮器容量，又扩大 CPU 中通用寄存器的数量3、和辅存相比，主存的特点是（A）A、容量小，速度快，成本高 B、容量小，速度快，成本低C、容量大，速度快，成本高 D、容量大，速度慢，成本高4、存储单元是指（ c）
3、。A、存放 1 个二进制信息位的存储元 B、存放 1 个机器字的所有存储元集合C、存放 1 个字节的所有存储元集合 D、存放 2 个字节的所有存储元集合5、存取周期是指（ c）。A、存储器的写入时间 B、存储器进行连续写操作允许的最短间隔时间C、存储器连续读或者写操作所允许的最短间隔时间6、某 SRAM 芯片，其容量为 1M8 位，除电源和接地端外，控制端有 OE 和 R/W，该芯片的管脚引出线数目是（B ）。A、 20 B、28 C 、30 D、327、某存储器容量为 32K*16，则（C）A、其地址线为 16 根，数据线为 32 根 B、其地址线为 32 根，数据线为 16 根C、其地址线
4、为 15 根，数据线为 16 根 D、其地址线和数据线均为 16 根8、某机字长 32 位，存储容量 64MB，若按字编址，它的寻址范围是（B）。A 8M B 16MB C 16M D 8MB 附：首先 1M=8Mbit 按字寻址： 8Mbit*64/32bit=16M9、某机字长 64 位，存储容量 64MB，若按字编址，它的寻址范围是（C ）。A 1M B 1MB C 8M D 8MB附：首先 1M=8Mbit 按字寻址： 8Mbit*64/64bit=8M10、 EEPROM 是指（D ）。A 读写存储器(RAM) B 只读存储器(ROM)C 闪速存储器(Flash Memory) D
5、电擦除可编程只读存储器(EERPOM)11、下列说法正确的是（B）半导体 RAM 信息可读可写，且掉电后仍能保持记忆动态 RAM 是易失性 RAM，且静态 RAM 的存储信息是不易失的半导体 RAM 是易失性 RAM，但只要电源不掉电，所存信息是不丢失的半导体 RAM 是非易失性的 RAM (掌握记忆)A、和 B、只有 C、和 D、全错12、半导体静态（SRAM）的存储原理是（D）A、依靠双稳态电路 B、依靠定时刷新 C、依靠读后再生 D、信息不再变化附：静态 RAM(SRAM)速度非常快，只要电源存在内容就不会自动消失。其基本存储电路为 6 个 MOS 管组成 1 位，因此集成度相对较低，功
6、耗也较大。一般高速缓冲存储器用它组成。动态 RAM(DRAM)的内容在 10-3 或 l0-6 秒之后自动消失，因此必须周期性的在内容消失之前进行刷新。由于它的基本存储电路由一个晶体管及一个电容组成，因此它的集成度高，成本较低，另外耗电也少，但它需要一个额外的刷新电路。DRAM 运行速度较慢，SRAM 比 DRAM 要快 25 倍，一般，PC 机的标准存储器都采用 DRAM 组成。 13、在磁盘和磁带两种磁表面存储器中，存取时间与存储单元的物理位置有关，按存储方式分（B）A、两者都是串行存取 B、磁盘是部分串行存取，磁带是串行存取C、磁带是部分串行存取，磁盘是串行存取14、下列叙述错误的是（
7、B ）A、随机存储器可随时存取信息，掉电后信息丢失(正确：静态和动态断电信息丢失)B、在访问随机存储器时，访问时间与物理位置无关(统一时间点)C、主存储器中存储的信息是不可改变的 主存是由 ROM 和 RAM 组成的D、随机存储器和只读存储器可以统一编址15、在对破坏性读出的存储器进行读/写操作时，为维持原信息不变，必须辅以的操作（B）A、刷新 B、再生 C、写保护 D、主存校验附：对于破坏性读出的存储器，每当一次读出操作之后，必须紧接着一个重写（再生）的操作，以便恢复被破坏的信息，保持原存信息不变。16、某机器的主存储器共 32KB，由 16 片 16K*1(内部采用 128*128 存储阵
8、列）的 DRAM芯片字和位同时扩展构成。若采用集中式刷新方式，且刷新周期为 2ms，那么所有的存储单元刷新一遍需要（A）存储周期。A、128 B、256 C、1024 D、16384附：通常对 DRAM 的，每一行进行读出，就可完成对整个 RAM 的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称为再生周期，又叫刷新周期。16K*1 位的 DRAM 芯片内部采用 128*128 存储阵列，按照行刷新，需要占用128 个存储周期。17、双端口存储器能高速进行读/写，是因为采用了（C）A、新型器件 B、流水技术 C、两套相互独立的读写电路 D、高速芯片18、
9、交叉存储器实质上是一种多模块存储器，它用（ A ）方式执行多个独立的读写操作。A 流水 B 资源重复 C 顺序 D 资源共享附：流水线(pipeline)技术是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术19、 双端口存储器所以能进行高速读/写操作，是因为采用（D ）。A、高速芯片 B、新型器件 C、流水技术 D、两套相互独立的读写电路20、采用 8 体并行低位交叉存储器，设每个体的存储容量为 32K*16 位，存储周期为400ns，则下列说法中正确的是（A）A、在 400ns 内，存储器可向 CPU 提供 2 的 7 次方位二进制信息B、在 100ns 内，存储器可向 CPU
10、提供 2 的 7 次方位二进制信息C、在 400ns 内，存储器可向 CPU 提供 2 的 8 次方位二进制信息D、在 100ns 内，存储器可向 CPU 提供 2 的 8 次方位二进制信息附：八体并行低位交叉存储器，存储周期和总线周期需要满足存储周期=8*总线周期，因此得到总线周期为 50ns，对于单个个体而言，每个存储周期内仍然只能取出 16 位，但是由于 CPU 交叉访问 8 个存储体，因此可以在一个存储周期内使 8 个存储体各传输 16 位，共16*8=128 位，也就是 27 位二进制信息。21、交叉编址的存储器实质是一种（A）存储器，它能（）执行（）独立的读/写操作。A、模块式，并
11、行，多个 B 模块式，串行，多个C 整体式，并行，一个 D 整体式，串行，一个22、如果一个存储单元被访问，则这个存储单元将会很快的再次被访问，这称为（A）A、时间局部性 B、空间局部性 C、程序局部性 D、数据局部性23、为了解决 CPU 与主存速度不匹配的问题，通常采用的方法是（B ）A、采用速度更快的主存 B、在 CPU 和主存之间插入少量的高速缓冲存储器C、在 CPU 周期中插入等待周期 D、扩大主存的容量24、下列关于 cache 的论述中，错误的是（D）A、cache 是介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储B、如果 cache 不命中，则需要访问主存，从主存取字
12、，并将字所在的数据块调入 cacheC、cache 的命中率很高，一般达到 90%以上D、cache 的数据必须和主存的数据时刻保持一致附：cache 是介于 cpu 和主存之间的存储器，虚拟存储器是介于主存和辅存之间的存储器。cache 由全硬件实现，虚拟存储器由主/辅存之间的软件实现。 cache 的命中率必须很高，一般要达到 90以上，才能使访存的速度跟得上 cpu 的速度 。如果访问 cache 不命中，则从主存中取出需要的字块，同时送 cpu 和 cache，下次就可以从 cache 中读出需要的信息了。 如果程序执行过程中要对某字块进行写操作 ，这时就遇到如何保持 cache 与主
13、存一致性的问题。通常有 2 种写入方式：一种是只写 cache，并用标志加以说明，直到经过重写的字块被从 cache 中替换出来时再写入主存，叫做写回法；另一种方式是写 cache 时也 同时写入主存，使 cache 与主存时刻保持一致，称之为直写法。然而，如果被重写的单元不在 cache 中，那就只写入主存，而不写入 cache。因此，不是所有的情况下都可以保持 cache 中的信息与主存中的信息完全一致。25、在 CPU 执行一段程序的过程中，cache 的存取次数为 4600 次，由主存完成的存取次数为 400 次。若 cache 的存取时间为 5ns，主存的存取时间为 25ns，则 C
14、PU 的平均访问时间为( B)ns。A、5.4 B、6.6 C、8.8 D、9.2附：（4600*5+400*25）/（4600+400）=6.626、关于 cache 的 3 种映射方式，下列叙述错误的是（D）A、cache 由全相连、直接和组相连 3 种基本的映射方式B、全相连映射方式，即主存单元与 cache 单元随意对应，线路复杂，成本高C、组相连映射方式是直接映射和全相连映射的折中方案，有利于提高命中率D、直接映射方式是组相连映射和全相连映射的折中方案，有利于提高命中率27、cache 采用组相连映射，一块大小为 128B，cache 共有 64 块，4 块分成一组，主存由4096
15、块，主存地址需要（A）位。 A、19 B、18 C、17 D、16附:4096128=21227=21928、容量为 64 块的 cache 采用组相连映射方式，字块大小为 128 字，每 4 块一组。如果主存为 4K 块，且按字编址，那么主存地址和主存标记的位数为（ A ）组相连的知识A、16,6 B、17,6 C、18，8 D、19,829、关于 LRU 算法，以下论述正确的是（A）A、LRU 算法替换哪些在 cache 中驻留时间最长且未被引用的块(近期最少使用的块)B、LRU 算法替换哪些在 cache 中驻留时间最短且未被引用的块C、LRU 算法替换哪些在 cache 中驻留时间最长
16、且仍在引用的块D、LRU 算法替换哪些在 cache 中驻留时间最短且仍在引用的块30、访问相连存储器时，（A）A、根据内容不需要地址 B、不根据内容，需要地址C、既要内容也要地址 D、不要内容也不要地址附：关联存储器，是一种不根据地址而是根据存储内容来进行存取的存储器,可以实现快速地查找快表.。31、相连存储器与传统存储器的主要区别是前者按（B）寻址的存储器。A、地址 B、内容 C、堆栈 D、地址和内容32、常用的虚拟存储系统由（B）两级存储器组成，其中辅存是大容量的磁表面存储器。A cache-主存 B 主存-辅存 C cache-辅存 D 通用寄存器33、下列关于虚拟存储器的论述中，正确
17、的是（A） A、对应用程序员透明，对系统程序员不透明B、对应用程序员不透明，对系统程序员透明C、对应用程序员、系统程序员都不透明D、对应用程序员、系统程序员都透明附：由于虚拟存储器需要通过操作系统来调度，因此对系统程序员是不透明的，但是对应用程序是透明的34、磁盘的盘面上有很多半径不同的同心圆，这些同心圆称为（B）A、扇区 B 磁道 C 磁柱 D 柱面35、由于磁盘上的内部同心圆小于外部同心圆，则对其所存储的数据量而言（B）A、内部同心圆大于外部同心圆B 内部同心圆等于外部同心圆(不管盘面大小多大，存储数据量是一样的)C 内部同心圆小于外部同心园36、磁盘存储器的等待时间通常是指（B）A、最大
18、寻道时间 B、磁盘旋转半周所需的时间C、磁盘旋转 2/3 周所需的时间 D、最小寻道时间37、磁盘转速提高一倍，则（C）A、平均查找时间缩小了一半 B 其存取速度也提高了一倍 C 不影响查找时间附：磁盘的存取时间=寻道时间+旋转延迟+数据读取时间。在这三个时间中，寻道时间所占比重最大，数据读取时间所占比重最小，而寻道时间是指磁头在磁头臂上从一个磁道转移到另一个磁道的时间，所以与磁盘转速无关。总的来说，单纯的提高转速对存取时间影响不大。38、下列关于虚拟存储器的论述中，正确的是（A）A、对应用程序员透明，对系统程序员不透明 B、对应用程序员不透明，对系统程序员透明C、对应用程序员、系统程序员都不
19、透明 D、对应用程序员、系统程序员都透明三、简答题1、简述 ROM 的分类？掩模型只读存储器（MROM）可编程只读存储器 (PROM)可擦除可编程只读存储器 (EPROM)用电可擦除可编程只读存储器 (EEPROM) 2、什么是刷新？DRAM 为什么要刷新？刷新的几种方法？刷新：消除以时间间隔造成的内容和状态不一致原因：因电容泄漏而引起的 DRAM 有信息的需要及时补充方法：集中刷新，分散刷新，异步刷新3、一个组相联映射的 Cache，有 128 块，每组 4 块，主存共有 16384 块，每块 64 个字，则主存地址共几位，其中主存字块标记应为几位，组地址应为几位，Cache 地址共几位。答
20、：将 Cache 分组：128/4=32=25 组 所以：Cache 组地址占 5 位由于 26=64，块内地址占 6 位 块地址是 2 位 所以：Cache 地址占 5+6+2=13 位由于 主存=16384*64=220 字；所以：按字编制主存地址为 20 位,主存按照 Cache 大小分区,共 128 个区,主存字块标记占 7 位,由于主存地址=区号+组号+组内块号+块内地址.所以：按字编址,主存地址=7+5+2+6=20（位）4、什么是高速缓冲存储器？它和主存的关系是？（1）Cache 是一个高速度大容量的缓冲存储器，存储 CPU 最经常访问的指令或数据一般用 SRAM 芯片构成，其全
21、部功能用硬件实现（2）Cache 存在于主存和 CPU 之间，解决 CPU 与主存之间速度的传递四、计算题1、设存储器容量为 64M 字，字长为 64 位，模块数 m=8，分别用顺序和交叉方式进行组织。存储周期 T=100ns，数据总线宽度为 64 位，总线传送周期=50ns 。求：顺序存储器和交叉存储器的带宽各是多少？ 看例题 P106答：顺序存储器（高位交叉编址）和交叉存储（低位交叉编址）连续读出 8 个字的信息量是 8*64=512 位顺序存储存储器连续读出 8 个字的时间是100ns*8=800ns交叉存储存储器连续读出 8 个字的时间是100+50*（8-1）=450ns顺序存储器的
22、带宽是512/(8x10-7)=64*10-7bps交叉存储器的带宽是512/（4.5*10-7）=114*10-7bps2、CPU 执行一段程序时，cache 完成存取的次数为 2400 次，主存完成的次数为 100 次，已知 cache 存储周期为 40ns，主存存储周期为 200ns，求 cache 的命中率，cache/主存系统的效率和平均访问时间。答：Cache 命中率：A=2400/(2400+100)=0.96已知：访问主存的时间是访问 Cache 时间的 5 倍=200/20设访问 Cache 的时间为 t，访问主存的时间 5t，Cache/主存系统的效率为 ee=t/(0.9
23、6*t+0.04*4t)=0.802平均访问时间：40ns*0.96+200ns*（1-0.96）=66.4ns3、（2010）某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache 和数据Cache 分离，均有 8 个 Cache 行，每个 Cache 行大小为 64B，数据 Cache 采用直接映射方式。现有两个功能相同的程序 A 和 B，其伪代码如下所示：程序 A： 程序 B：int a256256; int a256256;. .int sum_array1() int sum_array2() int i,j,sum=0; int i,j,sum=0;for(i=0;
24、i256;i+) for(j=0;i256;i+)for(j=0;i256;i+) for(i=0;i256;i+)sum+=aij; sum+=aij;return sum; retrun sum; 1）数据 Cache 有 8 个 Cache 行，每个 Cache 行大小为 64B，若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据 Cache 的总容量为 864B = 512B。 （2）数据 Cache容量为 512B，Cache 地址为 9 位； 有 8 个 Cache 行，块地址为 3 位； 块的大小为 64B，块内地址为 6 位计算机组成原理存储器章节大作业专 业：网络安全与攻防班 级：13 级网安二班学 号：1315935126姓 名：赵继辉
