EDA实验7段显示译码器

1EDA 实 验 报 告七段数码显示译码器设计信息学院 10 级电子 2 班 王勇勇 20104634一、实验目的学习 7 段数码显示译码器设计;学习 VHDL 的 CASE 语句应用及多层次设计方法。二、实验原理7 段数码是纯组合电路,通常的小规模专用 IC,如 74 或 4000 系列的器件只能

EDA实验7段显示译码器Tag内容描述:

1、满足十六进制的译码显示,最方便的方法就是利用译码程序在 FPGA/CPLD 中来实现。
三、实验内容实验内容 1:说明例 6-18 中各语句的含义,以及该例的整体功能。
在Quartus II 上对该例进行编辑、编译、综合、适配、仿真,给出其所有信号的时序仿真波形。
实验内容 2:引脚锁定及硬件测试。
建议选 GW48 系统的实验电路模式 6,用数码 8 显示译码输出,键 8、键 7、键 6、键 5 四位控制输出,硬件验证译码器的工作性能。
实验内容 3:用例化语句按 6-19 的方式连接成顶层设计电路,CNT4B 是一个四位二进制加法器,模块 DECL7S 即为 6-18 实体元件,重复以上实验过程。
注意 TMP 是 4 位总线,led 是 7 位总线,对于引脚锁定和试验,建议选电路模式6,用数码 8 显示译码输出,用键 3 做时钟输入或直接接时钟信号 CLOCK0四、设计思路/原理图2五、程序设计1. 7 段译码器程序语句:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S ISPORT (A:IN STD_LOGIC_VECTOR(。

2、是利用译码程序在 FPGA/CPLD中来实现。
例如 6-18作为 7段译码器,输出信号 LED7S的 7位分别接图 6-17数码管的 7个段,高位在左,低位在右。
例如当 LED7S输出为“1101101”时,数码管的 7个段 g,f,e,d,c,b,a分别接1,1,0,1,1,0,1;接有高电平的段发亮,于是数码管显示“5” 。
注意,这里没有考虑表示小数点的发光管,如果要考虑,需要增加段 h,例 6-18中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为(7 DOWNTO 0)。
实验内容 1:将设计好的 VHDL译码器程序在 Quartus II上进行编辑、编译、综合、适配、仿真,给出其所有信号的时序仿真波形。
实验步骤:步骤 1:新建一个文件夹击打开 vhdl文件;步骤 2:编写源程序并保存步骤 3:新建一个工程及进行工程设置步骤 4:调试程序至无误;步骤 5:接着新建一个 VECTOR WAVEFOM文件及展出仿真波形设置步骤 6:输入数据并输出结果(时序仿真图)步骤 7:设置好这个模式步骤 8:生成 RTL原理图步骤 9:引脚锁定及源代码LIB。

3、 IC,如 74 或 4000 系列的器件只能做十进制 BCD 译码,然而数字系统中的处理和运算都是二进制,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在 FPGA/CPLD 中来实现。
本实验中的 7 段译码管输出信号 LED7S 的 7 位分别接数码管的 7 个段,高位在左,低位在右三、 实验内容1、实现 BCD/七段显示译码器的“ Verilog ”语言设计。
说明:7 段显示译码器的输入为:IN0IN3 共 4 根, 7 段译码器的逻辑表,同学自行设计,要求实现功能为:输入“ 015 ”(二进制)输出 “ 09F ”(显示数码) ,输出结果应在数码管(共阴)上显示出来。
2、使用工具为译码器建立一个元件符号3、设计仿真文件,进行验证。
4、编程下载并在实验箱上进行验证。
四、 实验步骤第一步 破解 quartusII1. 在安装目录找到本机中关于 quartusII 的证书文件2. 运行未破解的 quartusII,在 【tools 】【license setup】路径下的倒数第三行中找到本机网卡号并复制;3. 以记事本方式打开证书文件,。

4、和学习多层次设计方法.2、实验仪器:计算机一台,Quartus 2 软件三、实验步骤:1、新建一个文件夹,打开 Quartus 2软件,选择 FILE-NEW 菜单,在弹出的 NEW 对话框中选择 DEVICE DESGIN FILE 页的原理图文件编辑器输入项 VHDL FILE,按确定键打开 VHDL编辑器窗口;2、在 VHDL 编辑器窗口输入2选1多路选择器的 VHDL 描述;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DecL7S ISPORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0);LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );END;ARCHITECTURE one OF DecL7S ISBEGINPROCESS(A)BEGINCASE A(3 DOWNTO 0) ISWHEN “0000”=LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7S N。

5、辑表同学自行设计,要求实现功能为:输入“ 015 ” (二进制) ,输出“ 09F ” (显示数码) ,输出结果应在数码管(共阴)上显示出来。
2. 使用工具为译码器建立一个元件符号3. 设计仿真文件,进行验证。
4.编程下载并在实验箱上进行验证。
【实验原理】7 段数码是纯组合电路,通常的小规模专用 IC,如 74 或 4000 系列的器件只能作十进制 BCD 码译码,然而数字系统中的数据处理和运算都是 2 进制的,所以输出表达都是 16 进制的。
为了满足 16 进制数的译码显示,利用 Verilog 译码程序在FPGA/CPLD 中来实现。
首先要设计一段程序,该程序可用 case 语句表述方法,根据真值表写出程序。
设输入的 4 位码为 IN3:0,输出控制 7 段共阴数码管的七位数据为led76:首先完成 7 段 BCD 码译码器的设计。
本实验中的 7 段译码管输出信号led7 的 7 位分别接数码管的 7 个段,高位在左,低位在右。
如当 LED7 输出为“1101111”时,数码管的 7 个段:a,b,c,d,e,f,g 分别接 1、1、1、1、0、1、1;接有高电平。

6、 BCD 译码,然而数字系统中的处理和运算都是二进制,所以输出表达都是十六进制的,为了满足十六进制数的译码显示,最方便的方法就是利用译码程序在 FPGA/CPLD 中来实现。
本实验中的 7 段译码管输出信号LED7S 的 7 位分别接数码管的 7 个段,高位在左,低位在右。
三、实验仪器南京伟福实业有限公司生产 EDA2000/6000 试验仪EDA6000 相关软件和试验仪连接线和 ByteBlasterMV连接线四、实验步骤与结果1、创建文件夹并编辑设计文件在 D 盘中创建文件夹取名 ex打开 Quartus,选择菜单 File 中 New。
在 New 窗口中的 Device Design File 中选择语言类型 VHDL File。
在该编译窗口中键入本实验程序。
将其保存在 D 盘的 ex4 文件夹里。
文件名与实体名一致,类型为 vhd。
程序如下LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DecL7S ISPORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0) ;2LED7S : O。

7、EDA实验报告 一 实验目的 设计一个7段数码显示译码器设计 二 实验仪器 计算机一台 U盘一个 Quartus 软件 三 实验步骤 1 新建一个文件夹YHY 打开Quartus 软件 选择菜单File New 在弹出的New对话框中选择Device Design File页的原理图文件编辑器输入项VHDL File 如图一 按OK按钮打开VHDL编辑器窗口 2 在VHDL编辑器窗口输入7段数码显。

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