1、EDA实验报告一、实验目的设计一个7段数码显示译码器设计。二、实验仪器计算机一台，U盘一个，Quartus 软件三、实验步骤1. 新建一个文件夹YHY，打开Quartus 软件，选择菜单FileNew，在弹出的New对话框中选择Device Design File页的原理图文件编辑器输入项VHDL File(如图一)，按OK按钮打开VHDL编辑器窗口。2. 在VHDL编辑器窗口输入7段数码显示译码器的VHDL描述：IBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DECL7S IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNT
2、O 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) );END;ARCHITECTURE ONE OF DECL7S ISBEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000=LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SNULL; END CASE; END PROCESS;END; 3. 编译并运行，观察其波形输出（如下图）。 4. 打开FileCreate/UpdateCreate Symbol files for current file(如下图)。 5.打开FILENEW，新建一个BLOCK DIAGRAM/SCHEMATIC FILE文件，单击SYMBOL TOOL 按钮，在弹出的对话框中选中PROJECT下的ADDER8，即调出其原理图（如下图所示）。7段数码显示译码器原理图四、实验分析与总结1. 根据7段数码显示译码器的波形图知，实验结果正确，设计成功。2. 通过此次实验，进一步熟悉了7段数码显示译码器的VHDL描述方法。对VHDL的使用有了更深入的了解。
