计算机组成原理实验报告-单周期CPU的设计与实现.doc

1、电子科技大学计算机科学与工程学院标 准 实 验 报 告（实验）课程名称： 计算机组成原理实验 电子科技大学教务处制表电 子 科 技 大 学2指令 0 指令 1 指令 5指令 2 指令 41 个时钟周期Clock实 验 报 告学生姓名： 郫县尼克杨 学 号： 2014666666666 指导教师：陈虹实验地点： 主楼 A2-411 实验时间：12 周-15 周一、 实验室名称：主楼 A2-411二、 实验项目名称：单周期 CPU 的设计与实现。三、 实验学时：8 学时四、 实验原理：（一） 概述单周期（Single Cycle）CPU 是指 CPU 从取出 1 条指令到执行完该指令只需 1 个时

2、钟周期。一条指令的执行过程包括：取指令分析指令取操作数执行指令保存结果。对于单周期 CPU 来说，这些执行步骤均在一个时钟周期内完成。（二） 单周期 cpu 总体电路本实验所设计的单周期 CPU 的总体电路结构如下。3（三） MIPS 指令格式化MIPS 指令系统结构有 MIPS-32 和 MIPS-64 两种。本实验的 MIPS 指令选用MIPS-32。以下所说的 MIPS 指令均指 MIPS-32。MIPS 的指令格式为 32 位。下图给出 MIPS 指令的 3 种格式。2631 25 21 20 16 15 11 10 6 5 0op rs rt rd sa funcR 型指令2631

3、25 21 20 16 15 0op rs rt immediateI 型指令2631 25 0op addressJ 型指令本实验只选取了 9 条典型的 MIPS 指令来描述 CPU 逻辑电路的设计方法。下图列出了本实验的所涉及到的 9 条 MIPS 指令。五、 实验目的1、掌握单周期 CPU 的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。 2、认识和掌握指令与 CPU 的关系、指令的执行过程。 3、熟练使用硬件描述语言 Verilog、EDA 工具软件进行软件设计与仿真，以培养学生的分析和设计 CPU 的能力。六、 实验内容（一）拟定本实验的指令系统，指令应包含 R

4、 型指令、I 型指令和 J 型指令，指令数为 9 条。（二）CPU 各功能模块的设计与实现。（三）对设计的各个模块的仿真测试。（四）整个 CPU 的封装与测试。七、 实验器材（设备、元器件）：4（一）安装了 Xilinx ISE Design Suite 13.4 的 PC 机一台（二）FPGA 开发板：Anvyl Spartan6/XC6SLX45（三）计算机与 FPGA 开发板通过 JTAG（Joint Test Action Group）接口连接，其连接方式如图所示。八、 实验步骤一个 CPU 主要由 ALU（运算器）、控制器、寄存器堆、取指部件及其它基本功能部件等构成。 在本实验中基本

5、功能部件主要有：32 位 2 选 1 多路选择器、5 位 2 选 1 多路选择器、32 位寄存器堆、ALU 等。（一）新建工程（New Project）启动 ISE Design Suite 13.4 软件，然后选择菜单 FileNew Project，弹出 New Project Wizard 对话框，在对话框中输入工程名 CPU，并指定工作路径 D:Single_Cycle_CPU。（二）基本功能器件的设计与实现（1）多路选择器的设计与实现a.5 位 2 选 1 多路选择器（MUX5_2_1）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 Ne

6、w Source 命令，创建一个 Verilog Module 模块，名称为：MUX5_2_1，然后输入其实现代码：MODULE MUX5_2_1(INPUT 4:0 A,INPUT 4:0 B,INPUT SEL,OUTPUT 4:0 O);ASSIGN O = SEL ? B : A;ENDMODULE在 ISE 集成开发环境中，对模块 MUX5_2_1 进行综合（Synthesize），综合结果如图所示：5在 ISE 集成开发环境中，对模块 MUX5_2_1 进行仿真（Simulation）。输入如下测式代码： MODULE MUX5_2_1_T;/ INPUTSREG 4:0 A;RE

7、G 4:0 B;REG SEL;/ OUTPUTSWIRE 4:0 C;/ INSTANTIATE THE UNIT UNDER TEST (UUT)MUX5_2_1 UUT (.A(A), .B(B), .SEL(SEL), .C(C);INITIAL BEGIN/ INITIALIZE INPUTSA = 0;B = 0;SEL = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 5B10100;B = 0;SEL = 1;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 1;B = 5B

8、10000;SEL = 0;6/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 5B00000;B = 5B11000;SEL = 1;/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示：b.32 位 2 选 1 多路选择器的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：MUX32_2_1，然后输入其实现代码：MODULE MUX32_2_1(INPUT 31:0A ,INPUT

9、 31:0B,INPUT SEL,OUTPUT 31:0 O );ASSIGN O= SEL?B:A;ENDMODULE在 ISE 集成开发环境中，对模块 MUX32_2_1 进行综合（Synthesize），综合结果如图所示：7在 ISE 集成开发环境中，对模块 MUX32_2_1 进行仿真（Simulation）。首先输入如下测式代码： MODULE MUX32_2_1_T;/ INPUTSREG 31:0 A;REG 31:0 B;REG SEL;/ OUTPUTSWIRE 31:0 O;/ INSTANTIATE THE UNIT UNDER TEST (UUT)MUX32_2_1 U

10、UT (.A(A), .B(B), .SEL(SEL), .O(O);INITIAL BEGINA=0;B=0;SEL=0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A=32H00000001;B=32H00000000;SEL=1;#100;A=32H00000101;B=32H00000010;SEL =0;/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示:8（2）符号扩展（Sign_Extender）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 Ne

11、w Source 命令，创建一个 Verilog Module 模块，名称为：Sign_Extender，然后输入其实现代码：MODULE SIGN_EXTENDER(INPUT 15:0 D,OUTPUT 31:0 O);ASSIGN O = (D15:15 = 1B0) ? 16B0, D15:0 : 16B1, D15:0;ENDMODULE在 ISE 集成开发环境中，对模块 Sign_Extender 进行综合（Synthesize），综合结果如图所示。在 ISE 集成开发环境中，对模块 MUX32_2_1 进行仿真（Simulation）。首先输入如下测式代码：MODULE SIGN

12、_EXTENDER_T;/ INPUTSREG 15:0 D;/ OUTPUTSWIRE 31:0 O;/ INSTANTIATE THE UNIT UNDER TEST (UUT)SIGN_EXTENDER UUT (9.D(D), .O(O);INITIAL BEGIN/ INITIALIZE INPUTS D = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;/ ADD STIMULUS HERED = 16H0011;#100;D = 16H1011;ENDENDMODULE然后进行仿真，仿真结果如图所示:（3）32 位寄存器堆（RegF

13、ile）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：RegFile，然后输入其实现代码：MODULE REGFILE(INPUT 4:0 RN1, RN2, WN,INPUT WRITE,INPUT 31:0 WD,OUTPUT 31:0 A, B,INPUT CLOCK);REG 31:0 REGISTER1:31;ASSIGN A = (RN1 = 0) ? 0 : REGISTERRN1;ASSIGN B = (RN2 = 0) ? 0 : REGISTER

14、RN2;ALWAYS (POSEDGE CLOCK) BEGINIF (WRITE 10ENDENDMODULE在 ISE 集成开发环境中，对模块 RegFile 进行综合（Synthesize），综合结果如图所示。在 ISE 集成开发环境中，对模块 RegFile 进行仿真（Simulation）。输入如下测式代码：MODULE REGFILE_T;/ INPUTSREG 4:0 RN1;REG 4:0 RN2;REG 4:0 WN;REG WRITE;REG 31:0 WD;REG CLOCK;/ OUTPUTSWIRE 31:0 A;WIRE 31:0 B;/ INSTANTIATE T

15、HE UNIT UNDER TEST (UUT)REGFILE UUT (.RN1(RN1), .RN2(RN2), .WN(WN), .WRITE(WRITE), .WD(WD), .A(A), .B(B), 11.CLOCK(CLOCK);INITIAL BEGIN/ INITIALIZE INPUTSRN1 = 0;RN2 = 0;WN = 0;WRITE = 0;WD = 0;CLOCK = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;RN1 = 5B00001;RN2 = 5B00001;WN = 5B00001;WRITE = 1;

16、WD = 0;CLOCK = 0;#100;CLOCK = 1;#50;WD = 32HBBBBBBBB;#50;CLOCK = 0;#100;CLOCK = 1;#100CLOCK = 0;/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示:12（4）运算器（ALU）设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：ALU，然后输入其实现代码：MODULE ALU(INPUT 31:0 A, B,INPUT 2:0 ALU_OP

17、ERATION,OUTPUT 31:0 RESULT,OUTPUT ZERO);ASSIGN RESULT = (ALU_OPERATION = 3B000) ? A + B :(ALU_OPERATION = 3B100) ? A - B :(ALU_OPERATION = 3B001) ? A ASSIGN ZERO = |RESULT;ENDMODULE在 ISE 集成开发环境中，对模块 ALU 进行综合（Synthesize），综合结果如图所示:在 ISE 集成开发环境中，对模块 ALU 进行仿真（Simulation）。输入如下测式代码：MODULE ALU_TB;/ INPUTS1

18、3REG 31:0 A;REG 31:0 B;REG 2:0 ALU_OPERATION;/ OUTPUTSWIRE 31:0 RESULT;WIRE ZERO;/ INSTANTIATE THE UNIT UNDER TEST (UUT)ALU UUT (.A(A), .B(B), .ALU_OPERATION(ALU_OPERATION), .RESULT(RESULT), .ZERO(ZERO);INITIAL BEGIN/ INITIALIZE INPUTSA = 0;B = 0;ALU_OPERATION = 0;/ WAIT 100 NS FOR GLOBAL RESET TO F

19、INISH#100;A = 1;B = 1;ALU_OPERATION = 0;/ ADD STIMULUS HERE#100A = 2;B = 2;ALU_OPERATION = 4;#100A = 1;B = 1;ALU_OPERATION = 1;#100A = 1;B = 1;ALU_OPERATION = 5;14#100A = 1;B = 1;ALU_OPERATION = 2;ENDENDMODULE然后进行仿真，仿真结果如图所示:（5）控制器（Controller）的设计与实现为了简化设计，控制器由控制单元 Control 和控制单元 ALUop 组成，控制器结构如下所示。a

20、Control 的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：Control，然后输入其实现代码：MODULE CONTROL(INPUT 5:0 OP,OUTPUT REGDST,OUTPUT REGWRITE,OUTPUT ALUSRC,OUTPUT MEMWRITE,OUTPUT MEMREAD,OUTPUT MEMTOREG,OUTPUT BRANCH,OUTPUT 1:0 ALUCTR);WIRE I_RT=|OP;WIRE I_LW=OP5 WIRE I

21、_SW=OP5 WIRE I_BEQ =OP2 WIRE I_LUI=OP3 ASSIGN REGDST = I_RT;ASSIGN REGWRITE=I_RT|I_LW|I_LUI;ASSIGN ALUSRC =I_LW|I_SW |I_LUI;ASSIGN MEMWRITE =I_SW;15ASSIGN MEMREAD=I_LW;ASSIGN MEMTOREG= I_LW;ASSIGN BRANCH=I_BEQ;ASSIGN ALUCTR1= I_RT|I_LUI;ASSIGN ALUCTR0=I_BEQ|I_LUI;ENDMODULE在 ISE 集成开发环境中，对模块 Control 进

22、行综合（Synthesize）， 综合结果如图：在 ISE 集成开发环境中，对模块 Control 进行仿真（Simulation）。首先输入如下测式代码：MODULE CONTROL_TB;/ INPUTSREG 5:0 OP;/ OUTPUTSWIRE REGDST;WIRE REGWRITE;WIRE ALUSRC;WIRE MEMWRITE;WIRE MEMREAD;WIRE MEMTOREG;WIRE BRANCH;WIRE 1:0 ALUCTR;/ INSTANTIATE THE UNIT UNDER TEST (UUT)CONTROL UUT (16.OP(OP), .REGDS

23、T(REGDST), .REGWRITE(REGWRITE), .ALUSRC(ALUSRC), .MEMWRITE(MEMWRITE), .MEMREAD(MEMREAD), .MEMTOREG(MEMTOREG), .BRANCH(BRANCH), .ALUCTR(ALUCTR);INITIAL BEGIN/ INITIALIZE INPUTSOP = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;OP = 6B000000;#100;OP = 6B100011;#100;OP = 6B101011;#100;OP = 6B000100;#1

24、00;OP = 6B001111;ENDENDMODULE然后进行仿真，仿真结果如图所示：b ALUop 的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：ALUop，然后输入其实现代码：MODULE ALUOP(INPUT 5:0 FUNC,INPUT 1:0 ALUCTR,17OUTPUT 2:0 ALU_OP);WIRE I_RT = ALUCTR1 ASSIGN ALU_OP2=(I_RTASSIGN ALU_OP1=(I_RT ASSIGN ALU_OP0=(

25、I_RT ENDMODULE在 ISE 集成开发环境中，对模块 ALUop 进行综合（Synthesize）， 综合结果如图：在 ISE 集成开发环境中，对模块 ALUop 进行仿真（Simulation）。首先输入如下测式代码：MODULE ALU_TB;/ INPUTSREG 31:0 A;REG 31:0 B;REG 2:0 ALU_OPERATION;/ OUTPUTSWIRE 31:0 RESULT;WIRE ZERO;/ INSTANTIATE THE UNIT UNDER TEST (UUT)ALU UUT (.A(A), .B(B), .ALU_OPERATION(ALU_OP

26、ERATION), .RESULT(RESULT), 18.ZERO(ZERO);INITIAL BEGIN/ INITIALIZE INPUTSA = 0;B = 0;ALU_OPERATION = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 1;B = 1;ALU_OPERATION = 0;/ ADD STIMULUS HERE#100A = 2;B = 2;ALU_OPERATION = 4;#100A = 1;B = 1;ALU_OPERATION = 1;#100A = 1;B = 1;ALU_OPERATION = 5;#

27、100A = 1;B = 1;ALU_OPERATION = 2;ENDENDMODULE然后进行仿真，仿真结果如图所：19c 将 Control 与 ALUop 封装成 Controller在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：Controller，然后输入其实现代码：MODULE CONTROLLER(INPUT 5:0 OP,INPUT 5:0 FUNC,OUTPUT REGDST,OUTPUT REGWRITE,OUTPUT ALUSRC,OUTPUT MEMW

28、RITE,OUTPUT MEMREAD,OUTPUT MEMTOREG,OUTPUT BRANCH,OUTPUT 2:0 ALU_OP);WIRE 1:0 ALUCTR;CONTROL U0 (OP, REGDST, REGWRITE, ALUSRC, MEMWRITE, MEMREAD, MEMTOREG, BRANCH, ALUCTR);ALUOP U1 (FUNC, ALUCTR, ALU_OP);ENDMODULE在 ISE 集成开发环境中，对模块 Controller 进行综合（Synthesize），综合结果如图：20在 ISE 集成开发环境中，对模块 Controller 进行仿

29、真（Simulation ）。首先输入如下测式代码：MODULE CONTROLLER_TB;/ INPUTSREG 5:0 OP;REG 5:0 FUNC;/ OUTPUTSWIRE REGDST;WIRE REGWRITE;WIRE ALUSRC;WIRE MEMWRITE;WIRE MEMREAD;WIRE MEMTOREG;WIRE BRANCH;WIRE 2:0 ALU_OP;/ INSTANTIATE THE UNIT UNDER TEST (UUT)CONTROLLER UUT (.OP(OP), 21.FUNC(FUNC), .REGDST(REGDST), .REGWRITE

30、(REGWRITE), .ALUSRC(ALUSRC), .MEMWRITE(MEMWRITE), .MEMREAD(MEMREAD), .MEMTOREG(MEMTOREG), .BRANCH(BRANCH), .ALU_OP(ALU_OP);INITIAL BEGIN/ INITIALIZE INPUTSOP = 0;FUNC = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;OP =6B100011;#100OP=6B101011;#100 OP=6B000100;#100OP=6B001111;ENDENDMODULE然后进行仿真，仿真结

31、果如图所示:（6）取指电路的设计与实现取指电路需完成 ADD32、PC 寄存器、多路选择器和左移两位模块，从而实现该取指电路。aADD32 的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：ADD32，然后输入其实现代码：22MODULE ADD32(INPUT 31:0 A, B,OUTPUT 31:0 C);ASSIGN C = A + B;ENDMODULE在 ISE 集成开发环境中，对模块 Controller 进行综合（Synthesize），综合结果如图：b

32、左移两位模块（Left_2_Shifter）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：Left_2_Shifter，然后输入其实现代码：MODULE LEFT_2_SHIFTER(INPUT 31:0 D,OUTPUT 31:0 O);ASSIGN O = D29:0, 2B00;ENDMODULE在 ISE 集成开发环境中，对模块 Controller 进行综合（Synthesize），综合结果如图：23c综合取指电路（Fetch）的设计与实现在 ISE 集成

33、开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：Fetch，然后输入其实现代码：MODULE FETCH(INPUT RESET,INPUT CLOCK,INPUT 31:0 B_ADDR,INPUT Z, B,OUTPUT 31:0 ADDR);REG 31:0 PC;WIRE 31:0 U0_O;WIRE 31:0 U1_C;WIRE 31:0 U2_C;WIRE 31:0 NEXT_PC;WIRE SEL = Z LEFT_2_SHIFTER U0 (B_ADDR, U0_O);ADD32

34、 U1 (PC, 4, U1_C);ADD32 U2 (U1_C, U0_O, U2_C);MUX32_2_1 M1 (U1_C, U2_C, SEL, NEXT_PC);ASSIGN ADDR = PC;ALWAYS (POSEDGE CLOCK OR NEGEDGE RESET) BEGINIF (RESET = 0)PC = 0;ELSEPC = NEXT_PC;END24ENDMODULE在 ISE 集成开发环境中，对模块 Fetch 进行综合（Synthesize），综合结果如图：在 ISE 集成开发环境中，对模块 Fetch 进行仿真（Simulation ）。首先输入如下测式代码

35、：MODULE FETCH_T;/ INPUTSREG CLOCK;REG RESET;REG 31:0 B_ADDR;REG B;REG Z;/ OUTPUTSWIRE 31:0 INST;WIRE 31:0 O_ADDR;WIRE 31:0 O_SUM;WIRE 31:0 O_SUM1;/ INSTANTIATE THE UNIT UNDER TEST (UUT)FETCH UUT (.CLOCK(CLOCK), .RESET(RESET), .B_ADDR(B_ADDR), .B(B), 25.Z(Z), .INST(INST), .O_ADDR(O_ADDR), .O_SUM(O_SU

36、M), .O_SUM1(O_SUM1);INITIAL BEGIN/ INITIALIZE INPUTSCLOCK = 0;RESET = 0;B_ADDR = 0;B = 0;Z = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;CLOCK=1;#100;CLOCK=0;#100;CLOCK=1;#100;CLOCK=0;#100;CLOCK=1;#100;CLOCK=0;#100;CLOCK=1;#100;Z=1;B=1;B_ADDR=32H4;CLOCK=0;#100;CLOCK=1;#100;CLOCK=0;B=0;Z=0;#100;CL

37、OCK=1;26#100;CLOCK=0;#100;CLOCK=1;B_ADDR=32B0;#100;CLOCK=0;#100;RESET=1;CLOCK=1;#100;CLOCK=0;#100;CLOCK=1;#100;CLOCK=0;/ ADD STIMULUS HERE/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示:（7）数据通路 Data_Flow 的设计与实现除去指令存储器 Instruction ROM、数据存储器 DATA MEM，将剩余的电路封装成一个单周期的 CPU 数据通路（Data_Flow）模块。在 ISE 集成开发环境中，

38、在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：Data_Flow，然后输入其实现代码：MODULE DATA_FLOW(INPUT RESET,INPUT CLOCK,INPUT 31:0 INST,INPUT 31:0 DATA,OUTPUT MEMWRITE,OUTPUT MEMREAD,OUTPUT 31:0 RESULT,27OUTPUT 31:0 B_DATA,OUTPUT 31:0 NEXTPC);WIRE 31:0 B_ADDR;WIRE Z, B;WIRE REGDST;WIRE REGW

39、RITE;WIRE ALUSRC;WIRE MEMTOREG;WIRE 2:0 ALU_OP;WIRE 31:0 ALU_A, ALU_B;WIRE 4:0 WN;WIRE 31:0 WD;FETCH U0 (RESET, CLOCK, B_ADDR, Z, B, NEXTPC);CONTROLLER U1 (INST31:26, INST5:0, REGDST, REGWRITE, ALUSRC, MEMWRITE, MEMREAD, MEMTOREG, B, ALU_OP);ALU U2 (ALU_A, ALU_B, ALU_OP, RESULT, Z);REGFILE U3 (INST2

40、5:21, INST20:16, WN, REGWRITE, WD, ALU_A, B_DATA, CLOCK);MUX5_2_1 U4 (INST20:16, INST15:11, REGDST, WN);MUX32_2_1 U5 (B_DATA, B_ADDR, ALUSRC, ALU_B);SIGN_EXTENDER U6 (INST15:0, B_ADDR);MUX32_2_1 U7 (NEXTPC, DATA, MEMTOREG, WD);ENDMODULE在 ISE 集成开发环境中，对模块 Controller 进行综合（Synthesize），综合结果如图：28在 ISE 集成开

41、发环境中，对模块 Data_Flow 进行仿真（Simulation ）。首先输入如下测式代码：MODULE DATA_FLOW_TB;/ INPUTSREG RESET;REG CLOCK;REG 31:0 INST;REG 31:0 DATA;/ OUTPUTSWIRE MEMWRITE;29WIRE MEMREAD;WIRE 31:0 RESULT;WIRE 31:0 B_DATA;WIRE 31:0 NEXTPC;/ INSTANTIATE THE UNIT UNDER TEST (UUT)DATA_FLOW UUT (.RESET(RESET), .CLOCK(CLOCK), .IN

42、ST(INST), .DATA(DATA), .MEMWRITE(MEMWRITE), .MEMREAD(MEMREAD), .RESULT(RESULT), .B_DATA(B_DATA), .NEXTPC(NEXTPC);INITIAL BEGIN/ INITIALIZE INPUTSRESET = 0;CLOCK = 0;INST = 0;DATA = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;RESET = 1;/#100;INST = 32H00002820;/R 型 ， ADD,0 号 0 号 寄 存 器 内 容 相 加 保 存

43、到 5 号 寄存 器 ， 执 行 后 MW,MR 应 为 零 ,B_DATA 应 为 零DATA = 32H12345678;#100;CLOCK = 1;#100;CLOCK = 0;#100;INST = 32H8CB10000;/I,LW,5 号 与 立 即 数 符 号 扩 展 相 加 作 为 地 址 ， 将 内 存单 元 内 容 DATA 送 到 9 号 寄 存 器 ， 执 行 :/MR 应 为 1， MW 应 为 0， B_DATA 应 为 DATA 的 值32H12345678#100;CLOCK = 1;#100; 30CLOCK = 0;#100INST = 32HACA000

44、00;/I,SW,5 号 与 立 即 数 符 号 扩 展 相 加 作 为 地 址 ， 将 0号 寄 存 器 的 内 容 送 到 内 存 单 元 ， 执 行 :/MR 应 为 0， MW 应 为 1， B_DATA 应 为 0 号 寄 存 器内 容 0#100; CLOCK = 1;#100;RESET = 0;/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示:（8）Instruction ROM 的设计与实现假定一个只有 32 个 32 位单元的指令存储器，由于只读无需写入，所以可以设置为简化的 32 个 wire 型变量，每个变量可被赋值为一条指令

45、。在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：Inst_ROM，然后输入其实现代码：MODULE INST_ROM(INPUT 31:0 ADDRESS,OUTPUT 31:0 INST);WIRE 31:0 RAM 0:31;ASSIGN RAM 0 = 32B000000_00001_00010_00011_00000100000;/ANDASSIGN RAM 1 = 32B000000_00001_00010_00011_00000100000;/ANDASSIGN RAM 2 = 32B100011_00101_10001_0000000000000000;/LWASSIGN RAM 3 = 32B100011_00101_10010_0000000000000100;/LW