1、【课题名称】集成电路以后的发展【摘要】集 成 电 路 设 计 涵 盖 了 微 电 子 、 制 造 工 艺 技 术 、 集 成 电 路 设 计 技 术 的众 多 内 容 ， 目 前 国 内 外 对 集 成 电 路 设 计 人 才 需 求 旺 盛 。 集 成 电 路 的 应 用 则 覆盖 了 计 算 机 、 通 信 、 消 费 电 子 等 电 子 系 统 的 集 成 与 开 发 ， 随 着 电 子 信 息 产业 的 发 展 ， 使 国 内 对 高 层 次 系 统 设 计 人 才 的 需 求 也 在 不 断 增 加 。【关键词】集成电路学生姓名：王小康学号：110901226专业：纺织工程指导老师：
2、赵甘露2013 年 11 月河北省石家庄市河北科技大学【目录】一、 国际集成电路设计发展现状和趋势（1） 国际集成电路设计发展现状（2） 国际集成电路设计发展趋势二、 集成电路 CDM 测试（1） 简介（2） 小尺寸集成电路 CDM 测试（3） 测试小器件时面临的问题（4） 使用夹具固持小器件（5） 支持模版（6） 小结三、 自制 COMS 集成电路测试仪（1） 测试仪电路构成及原理（2） 测试举例将各型号的集成电路制作成卡片（3） 小结四、 CMOS 集成电路使用时的技术要求（1） CMOS 集成电路输入端的要求（2） 防静电要求（3） 接口与驱动要求一、国际集成电路设计发展现状和趋势信息技
3、术是国民经济的核心技术，其服务于国民经济各个领域，微电子技术是信息技术的关键。整机系统中集成电路采用多少是其系统先进性的表征。1）国际集成电路设计发展现状在集成电路设计中，硅技术是主流技术，硅集成电路产品是主流产品，占集成电路设计的 90%以上。正因为硅集成电路设计的重要性，各国都很重视，竞争激烈。产业链的上游被美国、日本和欧洲等国家和地区占据，设计、生产和装备等核心技术由其掌握。世界集成电路大生产目前已经进入纳米时代，全球多条 90 纳米/12 英寸生产线用于规模化生产，基于 70 与 65 纳米之间水平线宽的生产技术已经基本成形，Intel 公司的 CPU 芯片已经采用 45 纳米的生产工
4、艺。在世界最高水平的单片集成电路芯片上，所容纳的元器件数量已经达到 80 多亿个。2005 年，世界集成电路市场规模为 2357 亿美元，预计到 2010 年其总规模将达到 4247亿美元。2008 年，世界集成电路设计继续稳步增长，产业周期性波动显现减小状况，企业间的并购或合并愈演愈烈，竞争门槛拉大，技术升级步伐加快，新产品和新应用纷纷涌现。就整体市场来看，近年来增长的主要动力来源于 PC、手机和数字播放器等产品的高速成长，市场需求向多样性发展。DRAM 市场销售额增速最快。以集成电路为核心的电子信息产业目前超过了以汽车、石油和钢铁为代表的传统的工业成为第 1 大产业，成为改造和拉动传统产业
5、迈向数字时代的强大引擎和雄厚基石。全球的集成电路销售额 1999 年为 1250 亿美元，以集成电路为核心的电子信息产业的世界贸易总额约占世界 GNP 的 3%，现代经济发展数据表明，每 l2 元集成电路产值，带动 10 元左右电子工业产值的形成，进而带动 100 元 GDP 的增长。发达的国家国民经济总产值增长部分的 65%目前与集成电路相关。预计在今后的 10 年内世界集成电路销售额将以年均 15%的速度增长，于 2010 年将达到 60008000 亿美元。作为当今世界经济竞争的焦点，拥有自主版权的集成电路日益成为经济发展的关键、社会进步的基础、国际竞争的筹码和国家安全的保障。2）国际集
6、成电路设计发展趋势集成电路最重要生产过程包括：开发 EDA（电子设计自动化）工具，应用 EDA 进行集成电路设计，根据设计结果在硅圆片上加工芯片（主要流程为薄膜制造、曝光和刻蚀），对加工完毕的芯片进行测试，为芯片进行封装，最后经过应用开发将其装备到整机系统上与最终的消费者见面。1、SOC 将成为集成电路设计的主流SOC(SystemOnaChip)的概念最早源于 20 世纪 90 年代，SOC 是在集成电路向集成系统转变的过程中产生的。集成电路设计是以市场应用为导向而发展的，而在将来市场应用的推动下 SOC 已经呈现出集成电路设计主流的趋势，因为其具有低能耗、小尺寸、系统功能丰富、高性能和低成
7、本等特点。在高端或低端的产品中，SOC 的应用正日益广泛。2007 年，SOC 产品的销售额达到 347 亿美元，平均年增长率超过 20%。SOC 是至今仍在发展的产品种类和设计形式。SOC 发展重点主要包括：总线结构及互连技术，直接影响芯片总体性能的发挥；软、硬件的协同设计技术，主要解决硬件开发和软件开发同步进行问题；IP 可复用技术，如何对其进行测试和验证；低功耗设计技术，主要研究多电压技术、功耗管理技术，以及软件低功耗应用技术等；可测性设计方法学，研究 EJTAG 设计技术和批量生产测试问题；超深亚微米实现技术，研究时序收敛、信号完整性和天线效应等。SOC 将推动着其它类型系统技术发展。
8、最初发展 SOC 设计技术是为实现定制产品的大规模生产，SOC 技术发展动力与 ASIC 产品类似，可说是由 ASIC 最直接演化而来的。SOC 首要目标始终是降低设计成本和实现高系统集成度。SOC 设计目标是对现有模块或“核”的重复应用，进而实现重复利用效率的最大化。SOC 也表现为各种种类产品的融合，其实现了很多其它系统模块的整合，例如，ASIC、MPU 和 Memory 等，进而实现系统功能和系统集成度的大幅度提升。由于自身的优异特点，SOC 技术越来越受到市场的青睐。而集成电路工艺技术发展又极大地推动着 SOC 技术的进一步发展，使得 SOC 技术与其它（例如，MPU 和 DRAM 等
9、）技术一起发展，将成为集成电路设计的主流。2006 年，最引人注目的 SOC 产品，就是英特尔公司继奔腾之后新一代微处理器 Coreduo 和 Coreduo 芯片。2、IP 复用技术将更完善对 SOC 的界定必须包括 3 个方面。首先 SOC 应该由可设计复用的 IP 核组成，IP 核是具有复杂系统功能的独立 VLSI 模块。其次 IP 核应该广泛采用深亚微米以下工艺技术。再次在 SOC 中可整合多个 MPU、DSP 、MCU 或其复合的 IP 核。由此可见，在功能、工艺和应用技术上，SOC 的应用起点相当高，而 IP 核的可重复性设计是 SOC 技术实现应用的关键。由于系统复杂性越来越高，
10、以及对更短上市时间的追求，设计的复杂性也相应成指数性增加，提高设计生产率已经成为集成电路设计业主要目标。其中 IP 复用设计正在成为越来越多厂商的选择。IP 复用设计是 SOC 实现的主要基础。把已经优化的子系统甚至系统级模块纳入到新系统设计中，实现集成电路设计能力的飞跃。基于平台的 SOC 设计技术和硅知识产权(SIP)的重用技术是 SOC 产品开发的核心技术，是将来世界集成电路技术制高点。IP 复用设计是加快设计进程和降低成本的有效方法。IP 复用设计目前已经在集成电路设计中被广泛应用，而且也形成了专门生产可复用 IP 核的产业和生产商。可复用 IP 核根据实现性不同可分为以 HDL 语言
11、形式提交的软核、经过完全布局布线的网表形式提供且不能由系统设计者修改的硬核和结合了软核硬核两种形式的固核 3 种。因为有不同的厂商参与可复用 IP 核的生产，为了不同可复用 IP 核之间良好对接和加快可复用 IP 知识产权交易发展，而需要标准。业界成立了多个国际组织推动可复用 IP 核标准的建立，例如，VSIA 协会、OPENMORE 计划等。3、设计线宽将逐渐降低主流集成电路设计目前已经达到 0.180.13m，高端设计已经进入 90nm，芯片集成度达到 108109nm 数量级。根据 2003 年ITRS(InternationalTechnologyRoadmapforSemicondu
12、ctor)公布的预测结果，将实现特征尺寸2007 年的 65nm、2010 年的 45nm、2013 年的 32nm、2016 年的 22nm 量产。产品制造的实现以设计为基础，相应的设计方法同期将达到相应的水平。4、设计可行性与可靠性将得到提高随着集成电路设计在规模、速度和功能方面的提高，EDA 业界努力寻找新设计方法。将来 510 年，伴随着软件和硬件协同设计技术、可测性设计技术、纳米级电路设计技术、嵌入式 IP 核设计技术和特殊电路工艺兼容技术等出现在 EDA 工具中，EDA 工具将得到更广泛应用。EDA 工具为集成电路的短周期快速投产提供了保障，使全自动化设计成为可能，同时设计的可行性
13、和可靠性也能得到提高。5、可编程逻辑器件将发挥更广泛作用可编程逻辑器件(PLD)，尤其是现场可编程门阵列 (FPGA)，是近几年来集成电路发展最快的产品。PLD 将在今后的 510 年中发挥更广泛作用。同时 PLD 的应用，以及集成电路设计流程将更简化，设计周期将缩短，同时设计成本和制造成本将进一步降低。6、设计与整机系统结合将更紧密将来 510 年，集成电路设计将围绕应用展开，64 位甚至 128 位 CPU，以及相关产品群开发、3C 多功能融合的移动终端芯片组开发、网络通信产品开发、数字信息产品开发和平面显示器配套集成电路开发等将成为集成电路设计面向的主体。集成电路的集成度和产品性能每 1
14、8 个月有一倍的增加。随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。二、集成电路 CDM 测试1）简介集成电路(IC)的静电放电(ESD)强固性可藉多种测试来区分。最普遍的测试类型是人体模型(HBM)和充电器件模型 (CDM)。这两种 ESD 测试类型旨在揭示包含基本 ESD 控制的制造环境下，电路在 ESD 应力下的存续情况如何。HBM 是应用最久的 ESD 测试，但工厂ESD 控制专家普遍认为，在现代高度自动化的组装运营中，CDM 是更重要的 ESD 测试。CDM 应力的大小会随着器件的尺寸而变化。有关
15、 CDM 的“传统智慧”更认为不需要测试尺寸极小的集成电路，因为峰值电流快2）小尺寸集成电路 CDM 测试IC CDM Test for Small Devices Robert Ashton 安森美半导体，Marty Johnson 国家仪器，Scott Ward 德州仪器速变小直至消失。我们在此前的文章中曾指出，极小器件的峰值电流并不像通常认为的那样快速变小直至消失。高速示波器测量显示，即使脉冲宽度变得很窄，极小器件的峰值电流仍令人吃惊地保持高电平。过去，由于这些大峰值电流被忽略，因为使用了场致 CDM 测试标准所提倡的 1 GHz 示波器，而场致 CDM 测试 是最普及的CDM 测试形式
16、。3）测试小器件时面临的问题观测到极小集成电路超出预料的峰值电流，对负责测试极小器件(尺寸仅为较小的个位数毫米等级)的 ESD 测试工程师而言可不是什么好消息。图 1 显示了置于场致 CDM 测试装置上的 8 球栅(ball) 芯片级封装。必须接触每个被测引脚的探针(的尺寸)占到整个集成电路尺寸的不小比例。显而易见，移动被测器件并不需要太多的探针接触;只是要求反复调整器件的位置。在场致 CDM 测试期间，按惯例要使用真空来固持(hold)被测器件(DUT) 的位置。真空通常不能非常安全地固持极小的器件。此外，真空孔(的截面积 )占到被测器件尺寸的不小比例，可能会影响器件应力。当真空孔尺寸超过被
17、测器件面积的 18%时，应力的大小就开始下降。图 2 比较了置于真空孔与不置于真空孔上的器件在峰值电流或完整电荷(total charge)条件下测量得到的应力大小。在 CDM 测试期间使用真空来固持器件，由此带来两个问题。首先，它不起作用，即便起作用，也会开始影响测试结果。业界已经尝试使用两种方法来改善小器件的可测试性将小封装贴在某类夹具(holder)上，或以支撑结构或模板来固持器件的位置。4）使用夹具固持小器件已经在三种条件下使用 6 SMD 裸片来进行 CDM 测试：仅器件本身、器件贴装在14DIP 转换板上，以及在 36LLP 替代板(Surrogate Board)上，如图 3 所
18、示。图 4 显示了这三种条件下以 500 V 电压采用 8 GHz 示波器所获得的 CDM 测试波形。这些结果显示，贴装在电路板上会增加施加给集成电路的应力。36LLP 替代板上应力的增加颇为适度，可以视为易于操作性与更可靠测试结果之间的最佳折衷。贴装在 14DIP 转换板上的应力增加更为严重，大概不是一个可接受的折衷办法。好消息是 36LLP 替代板实际上比测试期间会移动的 14DIP 转换板更易于操作。5）支持模版第二种处理小型集成电路的方法是使用支持模板。业界存在关于支持模块这种方法的顾虑：由于小器件周围有介电常数较高的材料，介电的存会在多大程度上改变集成电路与场板(field plat
19、e)之间的电容?被测器件与场板之间的电容是被测器件上应力大小的决定因素。图 5 显示了固定在 CDM 装置中一个模板内的 6 SMD 封装。此时被测器件位于绝缘体中精心加工的孔，而绝缘体位于 CDM 装置使用真空的场板中。图 6 显示了 6LLP 封装使用与不使用 FR4 支持模板时以 8 GHz 示波器捕获的波形。此图显示这模板在测试条件下仅为集成电路增加极小的应力。6）小结使用场致 CDM 方法来测试极小集成电路存在不少挑战。将极小器件贴装在电路板上能够大幅改善测试的操作，但必须密切注意，使电路板不要太大，否则器件会遭受比没有使用电路板来测试时严重得多的应力。使用模板来在测试期间固持器件的
20、位置所带来的应力增加极小。制造在测试期间能稳固维持器件的模板将是一项挑战。三、自制 CMOS 集成电路测试仪电子技术的电控电路常采用 CMOS 逻辑控制系统，通过多年的维修实践，我们自行设计和安装了简易集成逻辑门电路测试仪。只要掌握了各种逻辑门电路输入和输出的逻辑关系，通过该测试仪即可很快判断集成电路的好坏。1）测试仪电路构成及原理1 电路构成该测试仪电路由 +12V 直流电源、 16 只小型豆型开关、 15 只发光二极管、 15 只普通碳膜电阻 (1k O 25W) 和一个 16 脚的集成电路管座等组成。为了便于测试判断和分析，对于 14 脚集成电路，开关 K1 和发光二极管 D1 对应控制
21、集成块的脚，开关 K2 和发光二极管 D2 对应控制集成块的脚，依次类推，直到开关 K13 和发光二极管 D13 对应控制集成块的 脚，一般脚接地由 K7 控制选择， K14 必须合上控制脚接 +12V 电源，对于测试 14 脚的集成电路管脚号见图中内部标识一定要与集成块管脚对号插入。对于 16 脚集成电路，开关 K1 和发光二极管 D1 对应控制集成块的脚，开关 K2 和发光二极管 D2 对应控制集成块的脚，依次类推到第脚 ( 开关 K7 置于 +12V 电源位置 ) ，脚接地，从开关 K 9 、 K 10 、 K 11 、 K 12 、 K 13 、 K 14 、 K 15 、 K14 分
22、别控制脚到脚的输入和控制发光二极管 D9 、 D 10 一直到 D 16 的指示，根据各种集成块选择接 +12V 电源。2 基本测试原理集成逻辑门电路各个管脚输入电平高或低可以由开关 K 来选择，当输入为高电平时，将对应的开关合上；输入电平为低时对应的开关断开，当各组对应的逻辑输出电平为高电平时对应的发光二极管点亮：输出电平为低时，发光二极管不发光。通过不同输入电平作用使输出电平变化和实际逻辑运算电平关系相对比，可以判定和分析其好坏。制作本测试器，有两点要引起注意： (1) 必须考虑集成电路的管脚第脚与第脚的接地转换。 (2) 集成电路的最后脚脚不一定接电源正端，需要增加开关 K14 隔离。如
23、： CD1413 的 16 脚就不接电源正端。2）测试举例将各型号的集成电路制作成卡片根据卡片的对应脚接通相应的开关 K ，合上电源开关 K0 。1 测 CC4011 时卡片如图 2 测量时先将 K14 合上 ( 加电源 ) ， K7 置在接地位置。此被测集成电路为 2 输入四与非门，将 K1 、 K2 开关接通，脚输出低电平。D3 不亮， D1 、 D2 亮。如果 Kl 、 K2 断开，则对应的输出端 脚输出高电平， D3 亮， D1 ， D2 不亮。只接通 K1 、 K2 一个时， D1 、 D2 有一个亮，脚也输出低电平，发光二极管 D3 也不亮。其他门测量也如此不再叙述.2 测 CC
24、4001 卡片如图 3 测量时先将 K14 合上加电源， K7 置接地位置。当 K12 、 K13 都未接通时，对应的输出端脚输出高电平， D11 亮，只要 K12 、 K13 一个合上，则 11 脚输出低电平， D11 不亮， K12 、 K13 都合上，则 11 脚输出低电平， D11 不亮。其他门测量也如此。3 测量 CC4071 卡片如图 4 测量时先将 K14 合上 ( 加电源 ) K7 置接地位置。当 K12 、 K13 都未接通时，对应的输出端 11 脚输出低电平， D11 不亮，只要 K12 、 K13 合上一个， D13 ， D12 有一个对应发光二极管亮，则 11 脚输出高
25、电平， D11 亮， K12 、 K13 都合上 D13 、 D12 都亮，则脚输出高电平， D 1l 亮。其他门测量也如此。4 测量 CC4069 卡片如图 5 测量时先将 K14 合上 ( 加电源 ) ， K7 置接地位置。当合上 K1 时 Dl 发光二极管亮， 脚输出低电平， D2 不亮。当断开 K1 时，脚输出高电平， D2 亮。其他门测量也如此。5 测 CC4081 卡片如图 6 此集成电路为 2 输入四与门。测量时先将 K14 合上加电源 K7 置接地位置。将 K1 、 K2 开关接通， Dl 、 D2 发光二管亮，输出端脚输出高电平，发光二极管 D3 亮。如果 Kl 、 K2 断
26、开，则 脚输出低电平， D1 不亮，只接通 Kl 、 K2 一个时， Dl 、 D2 有一个发光二极管亮，脚也输出低电平， Dl 也不亮。其他门测量也如此。6 测 CC4072 卡片如图 7 此集成电路为 4 输入双或门。测量时先将 K14 合上 ( 加电源 ) K7 置接地位置。只要输入端、有一脚是高电平 (K2 、 K3 、 K4 、 K5 脚有一个接通或全接通， D2 、 D3 、 D4 、 D5 有一个发光二极管亮或全亮 ) ，脚输出高电平。发光二极管 Dl 亮， K2 、 K3 、 K4 、 K5 全断开，脚输出低电平 Dl 不亮。7 测 CDl413 ，卡片如图 8CDl413 为
27、 16 脚集成电路，测量时先将 K 9 合上给集成块供电 (D9 亮 ) ， Kl 置于 +12V 电源位置 (Dl 亮 ) ，说明此路非门工作正常用此方法可以依次测量其他 6 路非门是否正常。 NEC 公司生产的斗 PC2002 系列同 CDl413 功能作用和管脚排列完全一样。8 测 VICl4043 卡片如图 9MCl4043 为 16 脚集成电路 ( 其第脚直接接地 ) ，将 K7 由接地转换为接高电平。将 E 接高电平 (D5 亮 ) ，脚输入低电平 (K4 断开 ) ， 脚输入高电平 (K3 接通， D3 亮 ) ，则脚输出低电平， D2 不亮，脚输入高电平 (K4 接通， D4
28、亮 ) ，脚输入低电平 (K3 断开 ) ，则脚输出高电平， D2 亮，脚输入高电平 (K4 接通， D4 亮 ) ，脚输入高电平 (K3 接通， D3 亮 ) ，则脚输出高电平， D2 亮，其他门测量也如此。 9 测量 MC14066 ，卡片如图 10 测量时先将 K14 合上 ( 加电源 ) ， K7 置接地位置。将控制端接高电平 (K5 接通 ) ， D5 发光二极管亮，脚接高电平 (K4 接通 ) ， D4 亮，则脚输出高电平 (D3 亮 ) 。K4 不接通， D4 不亮， D3 也不亮。将 K3 接通 (D3 亮 ) ， K4 断开， D4 亮。、脚互为输入、输出端。控制端 K5 断
29、开， D5 不亮，、脚不论哪一端加高电平，另一端都是低电平。3）小结本测试仪可测 MC 、 CD 、 CC 、 HEF 等系列集成电路。还有许多集成电路也可以在此测试仪上测试如： CD4541 、 CD40175 、 CD4023 、 CD4025 、 CD4002 、 CD4012 、 CI)4073 、 CD4082 、 CD4013 、 4N25 、 2G03D 等等。 ( 注： CC 、 CD 、 MC 、 HEF 等系列通用，可直接代换 ) 。四、CMOS 集成电路使用时的技术要求1）CMOS 集成电路输入端的要求CMOS 集成电路的输入端悬空时输入阻抗高，易受外界噪声干扰。使电路产
30、生误动作，破坏正常的逻辑关系而且也极易使栅极感应静电造成击穿损坏。所以，对于“与” 门、“与非” 门 CMOS 集成电路的多余端采取接高电平措施；对于“或” 门、“或非” 门 CMOS 集成电路的多余端采取接低电平措施。如果电路的工作速度要求不高，功耗也不需要特别考虑，则可采用多余的输入端和使用端并用的措施加以解决。输入端的电流不能超过 lmA( 极限值为 10mA) ，必须在输入端加适当的电阻进行限流保护 ( 一般在 12V 的工作电压时，输入端加 1 2k 的电阻进行限流保护 ) 。输入信号不可大于 VDD 或小于 Vss ，否则输入保护二极管会因正向偏置而引起大电流。在工作或测试时，必须
31、先接通电源后再加信号，先撤除信号后再关电源。如果输入信号的上升或下降时间过长，容易造成虚假触发而导致器件失去正常功能，还会造成损耗。对 4000B 系列。上升或下降时间限于 151 s 以内。否则，须使用史密特触发电路对输入信号整形。在 CMOS 集成电路的输入端与机械接点连接或应用在其他特殊情况下，输入端接线过长，使分布电容和分布电感较大，很容易形成 LC 振荡。破坏 CMOS 中的保护二极管。CMOS 集成电路的工作电源电压一般在 3 18V 之间，由于 CMOS 集成电路的工作电压范围宽不使用稳压的电源电路也可以工作。但当系统中有模拟应用的门电路时，最低工作电压则不应低于 4 .5V 。
32、工作在不同电源电压下的器件，其输出阻抗、工作速度和功耗也会不同，在使用中应注意。 CMOS 器件输出端不允许直接和 Vnn 或 Vss 连接，否则将导致器件损坏。 2）防静电要求如果输入电路中没有一定的抗静电措施， CMOS 集成电路很容易造成电路的毁灭性破坏。 CMOS 集成电路应放在抗静电的材料中储存和运输。工作人员不宜穿化纤衣服、硬塑料底的鞋，手或工具在接触集成块前最好先接一下地。对器件引线矫直、弯曲或人工焊接时，使用的设备必须接地良好。由于保护电路吸收的瞬变能量有限，太大的瞬变信号和过高的静电电压将使保护电路失去作用。在焊接 CMOS 管脚时，电烙铁必须可靠接地，利用电烙铁断电后的余热
33、焊接，并先焊接其接地脚，以防电烙铁漏电击穿器件输入端。总而言之。 CMOS 集成电路在包装、储存、运输、焊接等环节中可能产生的静电问题仍须谨慎对待，采取各种措施预防，并且接地良好、可靠。3）接口与驱动要求CMOS 集成电路与运放接口时，运放如果使用单电源并且与 CMOS 使用的电源一样。则可直接连接。如果运放采用双电源。 CMOS 采用的是独立的另一组电源，在电路中，则要采用钳位保护电路，使 CMOS 输入电压处在 10V 与地之间。接口电阻既作为 ( 2M ()S 的限流电阻又对二极管进行限流保护。逻辑器件的接口电路主要应注意电平匹配和输出能力两个问题，要和器件的电源电压结合起来考虑。例如，
34、 CMOS 集成电路和 TTL 等其他电路的连接，其电路相互之间的电源电压和输入、输出电平及电流不相同，则其前级电路的输出电流必须满足后级电路对输入电流的要求；前级电路输出的逻辑电平必须满足后级电路对输入电平的要求，它们之间的连接是通过电平转换或电流转换电路完成的。 CMOS 集成电路既可以将同一个芯片几个同类电路并接起来提高驱动能力，也可以选用驱动能力较强的缓冲放大器来提高驱动能力。致谢很快我们的课程就结束了，上了这么长时间的课，首先感谢我的赵老师，感谢他对我们的指导，感谢他孜孜不倦的教诲，他给我的感觉是一个很幽默的老师，他上课时却不是很严肃，上课给我的感觉是很轻松，上课时他也给我们讲他的生活经验，让我也知道了不少，再次感谢赵老师。
