1、 本科生期末试卷十六一 选择题（每小题 1 分，共 10 分）1. 2000 年超级计算机最高运算速度达到_次。A. 100 亿次 B. 1000 亿次 C. 5000 亿次 D. 10000 亿次2 某机字长 32 位，其中 1 位符号位，31 位表示尾数。若用定点整数表示，则最大正整数是_。A.+（2 31-1） B.+（2 30-1） C.+231 D.+2323 在定点运算器中，无论采用双符号位还是单符号位，必须有_，它一般用_来实现。A.译码电路 与非门 B.编码电路 或非门C.溢出判断电路 异或门 D.移位电路 与或非门4 交叉存贮器实质上是一种_存贮器，它能_执行_独立的读写操作
2、。A.模块式 并行 多个 B.模块式 串行 多个C.整体式 并行 一个 D.整体式 串行 多个5 双端口存储器所以能高速进行读写，是因为采用_。A.高速芯片 B.两套相互独立的读写电路C.流水技术 D.新型器件6 堆栈寻址方式中，设 A 为通用寄存器，SP 为堆栈指示器，M SP 为 SP 指示器的栈顶单元，如果进栈操作是：（A ）M SP， （SP）-1SP，那么出栈操作的动作应为_。A.（M SP）A， （SP）+1SP B.（SP）+1SP， （M SP）AC.（SP）-1SP， （M SP）A D.（M SP）A， （SP）-1SP7 描述流水 CPU 基本概念不正确的句子是_。A.流
3、水 CPU 是以空间并行性为原理构造的处理器B.流水 CPU 一定是 RISC 机器C.流水 CPU 一定是多媒体 CPUD.流水 CPU 是一种非常经济而实用的时间并行技术8 多总线结构的计算机系统，采用_方法，对提高系统的吞吐能力最有效。A.多端口存贮器 B.提高主存的速度C.交叉编址多模存贮器 D.高速缓冲存贮器9 带有处理器的设备一般称为_设备。A.智能化 B.交互式 C.远程通信 D.过程控制10通道程序是由_组成。A.I/O 指令 B.通道指令（通道控制字） C.通道状态字二填空题（每小题 3 分，共 15 分）1 多个用户共享主存时，系统应提供 A_。通常采用的方法是 B_保护和
4、 C_保护，并用硬件来实现。2RISC 指令系统最大特点是：A_；B_固定；C_种类少。3流水 CPU 是以 A_为原理构造的处理器，是一种非常 B_的并行技术。目前的 C_微处理器几乎无一例外地使用了流水技术。4 衡量总线性能的重要指标是 A_。它定义为本身所能达到的最高B_。PCI 总线的指标可达 C_。5虚拟存贮器通常由主存和 A_两级存贮系统组成。为了在一台特定的机器上执行程序，必须把 B_映射到这台机器主存贮器的 C_空间上，这个过程称为地址映射。三、 （9 分）S、E、M 三个域组成的一个 32 位二进制字所表示的非零规格化浮点数X，S=1 位，E=8 位，M=23 位。其值表示为
5、：X=（-1） S（1.M）2 E-128，问它所表示的规格化的最大正数，最小正数，最大负数，最小负数。四、 （9 分）已知 X=-0.01111，Y=+0.11001，求X补，-X补，Y补，-Y补，X+Y=？，X-Y=？五、 （9 分）某计算机系统的内存储器由 cache 和主存构成，cache 的存取周期为 45 纳秒，主存的存取周期为 200 纳秒。已知在一段给定的时间内，CPU 共访问内存4500 次，其中 340 次访问主存。问：(1) cache 的命中率是多少？(2) CPU 访问内存的平均时间是多少纳秒？(3) Cache-主存系统的效率是多少？六、 （10 分）已知 MOV，
6、ADD，COM，ADT 四条指令微程序流图，已知 P（1）的条件是指令寄存器 OP 字段，即 IR0，IR 1 ， P(2)的条件码是进位寄存器 CJ，请设计画出微程序控制器地址转移逻辑图。 CJ=1MIR00001000rsrd1001rs +rdrd1010rsrdP(1)1011R2 +R1R21111R2 +R3R20100R2 R3R2CJ=0P(2)1000MOV ADD COM ADT0000 0000 000000000000图 B16.1九、 （10 分）请在下表中填写 CISC 和 RISC 的主要特征对比比较内容 CISC RISC指令系统指令数目指令格式寻址方式指令字长
7、可访存指令各种指令使用频率各种指令执行时间优化编译实现程序源代码长度控制器实现方式软件系统开发时间十 （9 分）分析图 B16.3 所示的存储器结构A23 A21 A20 A3 A2 存储地址 体 块内地址 块字节允许 BE3-BE0图 B16.3字节 3 字节 2 字节 2 字节 1CAS CAS RWERAS0WE字节 3 字节 2 字节 2 字节 1SCA CAS RWEDin/DoutRAS1WE8 8 8 8 8 8 8 8A8A0 A8A0数据总线（32 位）CAS3 CAS2 CAS1 CAS09 9模块 0（ 256K32 位）模块 1（ 256K32 位）本科生期末试卷十六答
8、案一 选择题1B 2A 3C 4A 5B 6B 7A B C 8C 9A 10B二填空题1A 存储保护 B存储区域 C访问方式2A指令条数少 B指令长度固定 C 指令格式和寻址方式3A时间并行性 B经济而实用 C高性能4A总线带宽 B传输速率 C264MB/S5A存储 B记录 C结构 三解：（1）最大正数 0 11 111 111 111 111 111 111 111 111 111 11X=1+(1-2-23)2127（2）最小正数 0 00 000 000 000 000 000 000 000 000 000 00X=1.02-128（3）最大负数 1 00 000 000 000 0
9、00 000 000 000 000 000 00 X= -1.02-128 （4）最小负数 1 11 111 111 111 111 111 111 111 111 111 11X=-1+(1-2-23)2127四 解：X 原 =1.01111 X补 =1.10001 -X补 =0.01111Y原 =0.11001 Y补 =0.11001 -Y补 =1.00111X补 11.10001+ Y补 00.11001X+Y补 00.01010X+Y=+0.01010X补 11.10001+ -Y补 11.00111X-Y补 10.11000因为符号位相异，所以结果发生溢出。五解：（1） cache
10、 的命中率 H= = =0.92Nmc4503（2） CPU 访存的平均时间 Ta=HTc+(1-H)Tm=0.9245+(1-0.92)200=57.4ns（3）Cache- 主存系统的效率 e= = =0.78=78%Ta.7六解：从流程图看出，P（1）处微程序出现四个分支，对应四个微地址。为此用 OP 码修改微地址寄存器的最后两个触发器即可。在 P（2）处微程序出现 2 路分支，对应两个微地址，此时的测试条件是进位触发器 Cj 的状态。为此用 j 修改 A2 即可。转移逻辑表达C式如下：A 0=P1T4IR6,A 1=P1T4IR7,A 2=P2T4 j。由此可画出微地址转移逻辑。如图
11、B16.2 所示。图 B16.3七答：分五个阶段：请求总线，总线仲裁，寻址（目的地址） ，信息传送，状态返回（或错误报告） 。图 B16。4 CPU 发出读命令信号和存储器地址信号，经一段时延，待信号稳定后，它启动主同步（MSYN）信号，这个信号引发存储器以从同步（SSYN）信号予以响应，并将数据放到数据线上。这个 SSYN 信号使 CPU 读数据，然后撤消（MSYN）信号，MSYN 信号的撤消又使 SSYN 信号撤消，最后地址线、数据线上不再有有效信息，于是读数据总线周期结束。八解：（1） 在中断情况下，CPU 的优先级最低。各设备优先级次序是：A-B-C-D-E-F-G-H-I-CPU（2
12、） 执行设备 B 的中断服务程序时 IM0IM1IM2=111；执行设备 D 的中断服务程序时P2 j P1 IR7 P1 IR6CIM0IM1IM2=011。（3） 每一级的 IM 标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的 BI（中断允许）标志清“0” ，它禁止设备发出中断请求。（4） 要使 C 的中断请求及时得到响应，可将 C 从第二级取出，单独放在第三级上，使第三级的优先级最高，即令 IM3=0 即可 。九比较内容 CISC RISC指令系统 复杂、庞大 简单、精简指令数目 一般大于 200 一般小于 100指令格式 一般大于 4 一般小于 4寻址方式 一般大于 4 一般小
13、于 4指令字长 不固定 等长可访存指令 不加限定 只有 LOAD/STORE 指令各种指令使用频率 相差很大 相差不大各种指令执行时间 相差很大 绝大多数在一个周期内完成优化编译实现 很难 较容易程序源代码长度 较短 较长控制器实现方式 绝大多数为微程序控制 绝大部分为硬布线控制软件系统开发时间 较短 较长十1） 图中两个模块的总容量为 2MB(512K*32 位)，由 8 片 256K*4 位的 DRAM 芯片组成。为简化将 2 片 DRAM 与一块 256*8 位的方框表示。数据总线宽度为 32 位。地址总线宽度为 24 位。2） 芯片采用行列阵列，有读写周期与刷新周期。在读/写周期时，在
14、行选通信号 有效RAS下输入行地址，在列选通信号 有效下输入列地址，如果是读周期，此位组内容被读CAS出；如果是写周期的话，则将总线上数据写入此位组。刷新周期是 有效下输入刷新的地址，此地址指示的一行所有存储元全部再生。3） 由图可知，24 位存储物理地址指定的系统主存容量可达到 16MB，按“存储体-块-字”进行寻址。其中，高三位用于存储体选择，对于 8 个 2MB 的存储体进行 8 选 1。A 20A3 的 18 位地址用于模块内 256K 个存储字的选择，它们分为行、列地址两部分送至芯片的 9 位地址引脚。A 2 用于模块选择： A2=0 时，RAS 0 有效，A 2=1 时，RAS 1 有效.4） CPU 给出主存地址中没有 A1,A0 两位。替代的是 4 个字节允许信号 BE3BE0,以允许对A23A2 指定的存储字（双字）中的字节或字完成读/写访问。当 BE3BE0 全有效时，即完成双字存取。图中没有给出译码逻辑，暗示了 BE3BE0+与 CAS3CAS0 的对应关系。5） DRAM 需定时刷新，由于 DRAM 芯片的读出是破坏性读出，因此读写完后要对它的信息充电再生。
