1、1,第2章 存储系统,2,2.1存储器与存储系统,2.1.1 存储系统的概念 2.1.2 存储器的分类,3,容量、速度、价格是存储器重要的三个指标，但这三个指标是相互矛盾、相互制约的。 为了较好地解决存储器容量、速度与价格之间的矛盾，在现代计算机系统中，通常通过辅助软硬件，将不同容量、速度、价格的多种类型的存储器组织成统一的整体。这于这个整体而言,其速度接近于系统中最快的那个存储器、容量接近于或等于最大的存储器、位价格接近于最便宜的那个存储器，这样的系统称这为存储系统。,2.1.1 存储系统的概念,4,多级存储层次,图3-1 多级存储层次,5,从CPU的角度来看，n种不同的存储器（M1Mn）在
2、逻辑上是一个整体。其中：M1速度最快、容量最小、位价格最高；Mn速度最慢、容量最大、位价格最低。整个存储系统具有接近于M1的速度，相等或接近Mn的容量，接近于Mn的位价格。在多级存储层次中，最常用的数据在M1中，次常用的在M2中，最少使用的在Mn中。,6,从CPU的角度来看，n种不同的存储器（M1Mn）在逻辑上是一个整体。其中：M1速度最快、容量最小、位价格最高；Mn速度最慢、容量最大、位价格最低。整个存储系统具有接近于M1的速度，相等或接近Mn的容量，接近于Mn的位价格。,7,8,在计算机的多级存储系统中可分中两个存储系统： （1）Cache存储系统 （2）虚拟存储系统,9,Cache存储系
3、统是为解决主存速度不足而提出来的。从CPU看，速度接近Cache的速度，容量是主存的容量，每位价格接近于主存的价格。由于Cache存储系统全部用硬件来调度，因此它对系统程序员和应用程序员都是透明的。,10,虚拟存储系统是为解决主存容量不足而提出来的。从CPU看，速度接近主存的速度，容量是虚拟的地址空间，每位价格是接近于辅存的价格。由于虚拟存储系统需要通过操作系统来调度，因此对系统程序员是不透明的，但对应用程序员是透明的。,11,2.2,12,2.1.2 存储器的分类,1.按存储器在计算机系统中的作用分类 高速缓冲存储器高速缓冲存储器用来存放正在执行的程序段和数据。高速缓冲存储器的存取速度可以与
4、CPU的速度相匹配。 主存储器主存用来存放计算机运行期间所需要的程序和数据。,13,辅助存储器辅助存储器用来存放当前暂不参与运行的程序和数据以及一些需要永久性保存的信息。辅存设在主机外部，CPU不能直接访问它。,14,随机存取存储器RAMCPU可以对存储器中的内容随机地存取，CPU对任何一个存储单元的写入和读出时间是一样的，即存取时间相同，与其所处的物理位置无关。ROM可以看作RAM的一种特殊形式，其特点是：存储器的内容只能随机读出而不能写入。,2.按存取方式分类,15,2顺序存取存储器SAM只能按某种顺序存取，存取时间的长短与信息在存储体上的物理位置有关。磁带机就是这样的存储器。,16,3直
5、接存取存储器DAMDAM既不像RAM那样能随机地访问任一个存储单元，也不像SAM那样完全按顺序存取，而是介于两者之间。当要存取所需的信息时，第一步直接指向整个存储器中的某个小区域；第二步在小区域内顺序检索或等待，直至找到目的地后再进行读/写操作。如硬盘。,17,按介质来分,1半导体存储器半导体RAM存储的信息会因为断电而丢失。主存、高速缓存为半导体存储器。 2磁表面存储器在金属或塑料基体上，涂复一层磁性材料，用磁层存储信息，常见的有磁盘、磁带等。,18,3光存储器采用激光技术控制访问的存储器，一般分为只读式、一次写入式、可读写式3种，它们的存储容量都很大，是目前使用非常广泛的辅助存储器。,19
6、,2.2 主存储器的组织,2.2.1 主存储器的基本结构 2.2.2 主存储器的性能指标,20,主存通常由存储体、地址译码驱动电路、I/O和读写电路组成。主存的组成框图,2.2.1 主存储器的基本结构,21,存储体是主存储器的核心，程序和数据都存放在存储体中。 存储体是由大量的存储单元构成,每个存储单元包含若干位. 通常将一个存储单元的内容的整体称为存储字。 存储单元是CPU对主存访问操作的最小存储单位.,22,地址译码驱动电路实际上包含译码器和驱动器两部分。译码器将地址总线输入的地址码转换成与之对应的译码输出线上的有效电平，以表示选中了某一存储单元，然后由驱动器提供驱动电流去驱动相应的读写电
7、路，完成对被选中存储单元的读写操作。,23,I/O和读写电路包括读出放大器、写入电路和读写控制电路，用以完成被选中存储单元中各位的读出和写入操作。,24,2.2.2 主存储器的主要技术指标,1.存储容量如某机的主存容量为64K16位，表示它有64K个存储单元，每个存储单元的字长为16位，若改用字节数表示，则可记为128K字节（128KB）。,25,2.存取速度, 存取时间Ta它是指从启动一次存储器操作到完成该操作所经历的时间。显然Ta越小，存取速度越快。,26, 存取周期Tm存取周期又可称作读写周期，是指主存进行一次完整的读写操作所需的全部时间，即连续两次访问存储器操作之间所需要的最短时间。显
8、然，一般情况下，TmTa。这是因为对于任何一种存储器，在读写操作之后，总要有一段恢复内部状态的复原时间。,27, 主存带宽Bm主存的带宽又称为数据传输率，表示每秒从主存进出信息的最大数量，单位为字每秒或字节每秒或位每秒。,28,3.可靠性,可靠性是指在规定的时间内，存储器无故障读写的概率。通常，用平均无故障时间MTBF来衡量可靠性。4.功耗它反映了存储器件耗电的多少，同时也反映了其发热的程度。通常希望功耗要小，这对存储器件的工作稳定性有好处。大多数半导体存储器的工作功耗与维持功耗是不同的，后者明显小于前者。,29,2.3 RAM与ROM,2.3.1 RAM是如何存储信息的 2.3.2 动态RA
9、M的刷新 2.3.3 ROM的分类,30,存放一个二进制位的物理器件称为记忆单元，它是存储器的最基本构件，地址码相同的多个记忆单元构成一个存储单元。记忆单元可以由各种材料制成，但最常见的由MOS电路组成。RAM又可分为静态RAM，即SRAM（Static RAM）和动态RAM，即DRAM（Dynamic RAM）两种。,2.3.1 RAM是如何存储信息的,31,1. 6管SRAM记忆单元电路,SRAM记忆单元是用双稳态触发器来记忆信息的。从下图可以看出，T1T6管构成一个记忆单元的主体，能存放一位二进制信息，其中：T1、T2 管构成存储信息的双稳态触发器；T3、T4管构成门控电路，控制读写操作
10、；T5、T6是T1、T2管的负载管。SRAM的存取速度快，但集成度低，功耗也较大，所以一般用来组成高速缓冲存储器或小容量主存系统。,32,6管SRAM记忆单元电路,33,2.单管DRAM记忆单元,进一步减少记忆单元中MOS管的数目，可形成单管DRAM记忆单元。单管动态记忆单元由一个MOS管T1和一个存储电容C构成。显然，单管DRAM记忆单元与4管DRAM记忆单元比较，具有功耗更小、集成度更高的优点。,34,单管DRAM记忆单元电路,35,1.刷新间隔为了维持DRAM记忆单元的存储信息，每隔一定时间必须刷新。一般选定的最大刷新间隔为2ms或4ms甚至更大，也就是说，应在规定的时间内，将全部存储体
11、刷新一遍。,2.3.2 动态RAM的刷新,36,2.刷新方式,集中刷新方式在允许的最大刷新间隔（如2ms）内，按照存储芯片容量的大小集中安排若干个刷新周期，刷新时停止读写操作。刷新时间=存储矩阵行数刷新周期刷新周期是指刷新一行所需要的时间，就等于存储器存取周期。,37,对具有1024个记忆单元（3232的存储矩阵）的存储芯片进行刷新，刷新是按行进行的，且每刷新一行占用一个存取周期，所以共需32个周期以完成全部记忆单元的刷新。假设存取周期为500ns（0.5s），从03967个周期内进行读写操作或保持，而从39683999这最后32个周期集中安排刷新操作。图3-9 集中刷新方式示意图,38,优点
12、：是读写操作时不受刷新工作的影响，因此系统的存取速度比较高。缺点：是在集中刷新期间必须停止读写，这一段时间称为“死区”，而且存储容量越大，死区就越长。,39,分散刷新方式分散刷新是指把刷新操作分散到每个存取周期内进行，此时系统的存取周期被分为两部分，前一部分时间进行读写操作或保持，后一部分时间进行刷新操作。如存储芯片的存取周期为0.5s，则系统的存取周期应为1s。仍以前述的3232矩阵为例，整个存储芯片刷新一遍需要32s。分散刷新方式示意图,40,2.刷新方式（续）,这种刷新方式没有死区。但是，它有很明显的缺点：第一是加长了系统的存取周期；第二是刷新过于频繁（本例中每32s就重复刷新一遍），没
13、有充分利用所允许的最大刷新间隔（2ms）。,41,2.刷新方式（续）,异步刷新方式把刷新操作平均分配到整个最大刷新间隔时间内进行，故有：对于3232矩阵，在2ms内需要将32行刷新一遍，所以相邻两行的刷新时间间隔=2ms32=62.5s，即每隔62.5s安排一个刷新周期。,42,异步刷新方式示意图异步刷新方式虽然也有死区，但比集中刷新方式的死区小得多，仅为0.5s。这样可以避免使CPU连续等待过长的时间，而且减少了刷新次数，是比较实用的一种刷新方式。,43,掩膜式ROM（MROM）它的内容是由半导体制造厂按用户提出的要求在芯片的生产过程中直接写入的，写入之后任何人都无法改变其内容。MROM的优
14、点是：可靠性高，集成度高，形成批量之后价格便宜。缺点是：用户对制造厂的依赖性过大，灵活性差。,2.3.3 半导体只读存储器（ROM）,44,一次可编程ROM（PROM） PROM允许用户利用专门的设备（编程器）写入自己的程序，但一旦写入后，其内容将无法改变。PROM产品出厂时，所有记忆单元均制成“0”（或制成“1”），用户根据需要可自行将其中某些记忆单元改为“1”（或改为“0”）。双极型PROM有两种结构，一种是熔丝烧断型，另一种是PN结击穿型，由于它们的写入都是不可逆的，所以只能进行一次性写入。,1.ROM的类型（续）,45,可擦除可编程ROM（EPROM） EPROM不仅可以由用户利用编程
15、器写入信息，而且可以对其内容进行多次改写。EPROM又可分为两种：紫外线擦除（UVEPROM）和电擦除（EEPROM）。,1.ROM的类型（续）,46,UVEPROM需用紫外线灯制作的擦抹器照射存储器芯片上的透明窗口，使芯片中原存内容被擦除。由于是用紫外线灯进行擦除，所以只能对整个芯片擦除，而不能对芯片中个别需要改写的存储单元单独擦除。,）,47,EEPROM是采用电气方法来进行擦除的，在联机条件下既可以用字擦除方式擦除，也可以用数据块擦除方式擦除。以字擦除方式操作时，能够只擦除被选中的那个存储单元的内容；以数据块擦除方式操作时，可擦除数据块内所有单元的内容。,48,闪速存储器闪速存储器（fl
16、ash memory）是20世纪80年代中期出现的一种快擦写型存储器，它的主要特点是：既可在不加电的情况下长期保存信息，又能在线进行快速擦除与重写，兼备了EEPROM和RAM的优点。,49,2.4 RAM芯片与主存储的扩展,2.4.1 RAM芯片的引脚 2.4.2 主存储器的扩展 2.4.3 CPU与主存的连接,50,RAM芯片通过地址线、数据线和控制线与外部连接。地址线: 单向输入，其数目与芯片容量有关。 如容量为10244时，地址线有10根。数据线:双向的，其数目与存储单元的位数有关。如10244的芯片，数据线有4根。,2.4.1 RAM芯片的引脚,51,控制线:主要有读写控制线和片选线.
17、读写控制线用来控制芯片是进行读操作还是写操作的.片选线用来决定该芯片是否被选中。,52,由于存储芯片的容量有限的，主存储器往往要由一定数量的存储芯片构成的。将多片组合起来常采用位扩展法、字扩展法、字和位同时扩展法。,2.4.2 主存储器的扩展,53,位扩展是指只在位数方向扩展，而芯片的存储单元数和存储器的存储单元数是一致的。如用64K1的SRAM芯片组成64K8的存储器，所需芯片数为：=8片,1.位扩展,54,位扩展的连接方式是将各存储芯片的地址线、片选线和读写线相应地并联起来，而将各芯片的数据线单独列出。当CPU访问该存储器时，其发出的地址和控制信号同时传给8个芯片，选中每个芯片的同一单元，
18、相应单元的内容被同时读至数据总线的各位，或将数据总线上的内容分别同时写入相应单元。,55,位扩展连接举例,位扩展连接举例,56,字扩展是指仅在存储单元数方向扩展，而存储单元位数不变。字扩展将芯片的地址线、数据线、读写线并联，由片选信号来区分各个芯片。如用16K8的SRAM组成64K8的存储器，所需芯片数为：=4片,2.字扩展,57,CPU将提供16根地址线、8根数据线与存储器相连；而存储芯片仅有14根地址线、8根数据线。四个芯片的地址线A13A0、数据线D7D0及读写控制信号 都是同名信号并联在一起；高位地址线A15、A14经过一个地址译码器产生四个片选信号 ，分别选中四个芯片中的一个。,2.
19、字扩展（续）,58,字扩展连接举例,字扩展连接举例,59,在同一时间内4个芯片中只能有一个芯片被选中。A15A14=00，选中第一片，A15A14=01，选中第二片，。4个芯片的地址分配如下： 第一片 最低地址 0000 0000 0000 0000B 0000H最高地址 0011 1111 1111 1111B 3FFFH 第二片 最低地址 0100 0000 0000 0000B 4000H最高地址 0111 1111 1111 1111B 7FFFH 第三片 最低地址 1000 0000 0000 0000B 8000H最高地址 1011 1111 1111 1111B BFFFH 第四
20、片 最低地址 1100 0000 0000 0000B C000H最高地址 1111 1111 1111 1111B FFFFH,60,当构成一个容量较大的存储器时，往往需要在字数方向和位数方向上同时扩展，这将是前两种扩展的组合。下图表示用8片16Kx4的SRAM芯片组成64Kx8存储器的连接图。,3.字和位同时扩展,61,字和位同时扩展连接举例,62,例：某微机系统有16根地址线，8根数据线，地址空间安排为：16K系统程序存储区，用ROM芯片，安排在地址最低区；接着留出16K的设备地址空间；其后的32K作为用户程序区，采用RAM芯片。给定芯片如下，请画出连线图，给出各存储区的地址范围。,RO
21、M,D7D0,A13,A0,RAM,D7D0,A13,A0,63,ROM区：16K8位，需1片16K8位ROM芯片 RAM区：32K8位，需2片16K8位RAM芯片 I/O区：16K8位，主存不应使用,64,ROM,A13A0,RAM,D7D0,A15,A14,RAM,地址译码器,65,CPU要实现对存储单元的访问，首先要进行片选；然后再从选中的芯片中依地址码选择出相应的存储单元，以进行数据的存取。片内的字选是由CPU送出的N条低位地址线完成的。而存储芯片的片选信号则大多是通过高位地址译码后产生的。片选信号的译码方法又可细分为线选法、全译码法和部分译码法。,存储芯片的地址分配和片选,66,线选
22、法就是用除片内寻址外的高位地址线直接（或经反相器）分别接至各个存储芯片的片选端，当某地址线信息为“0”时，就选中与之对应的存储芯片。,1.线选法,低位地址：片内寻址,高位地址：直接片选,CS,CS,67,线选法的优点是不需要地址译码器，线路简单，仅适用于连接存储芯片较少的场合。同时，线选法不能充分利用系统的存储器空间，且把地址空间分成了相互隔离的区域，给编程带来了一定的困难。,68,全译码法将除片内寻址外的全部高位地址线都作为地址译码器的输入，译码器的输出作为各芯片的片选信号，将它们分别接到存储芯片的片选端，以实现对存储芯片的选择。,2.全译码法,译码器,69,全译码法的优点是每片（或组）芯片
23、的地址范围是唯一确定的，而且是连续的，也便于扩展，不会产生地址重叠的存储区，但全译码法对译码电路要求较高。,70,所谓部分译码即用除片内寻址外的高位地址的一部分来译码产生片选信号。,3.部分译码,译 码 器,低位地址,部分高位地址,部分高位地址,71,1.主存和CPU之间的硬连接主存与CPU的硬连接有3组连线：地址总线（AB）、数据总线（DB）和控制总线（CB）。存储器地址寄存器（MAR）和存储器数据寄存器（MDR）是主存和CPU之间的接口。MAR可以接受操作数地址，以确定要访问的单元。MDR是向主存写入数据或从主存读出数据的缓冲部件。,2.4.3 主存储器和CPU的连接,72,主存和CPU的
24、硬连接,主存和CPU的硬连接,73,读操作:是指从CPU送来的地址所指定的存储单元中取出信息，再送给CPU，其操作过程是： 地址MARAB Read Wait for MFC MDBMDR,2.CPU对主存的基本操作,74,写操作:是指将要写入的信息存入CPU所指定的存储单元中，其操作过程是 地址MARAB 数据MDRDB Write Wait for MFC,75,目前，主存的存取速度已成为计算机系统的瓶颈，除去通过寻找高速元件来提高访问速度外，也可以采用多个存储器并行工作，并且用交叉访问技术来提高存储器的访问速度。,2.5 多体交叉存储技术,76,交叉访问存储器中有多个容量相同的存储模块（
25、存储体），而且各存储模块具有各自独立的地址寄存器、读写电路和数据寄存器，这就是多体系统。各个存储体能并行工作，又能交叉工作。,77,存储器地址寄存器的低位部分经过译码选择不同的存储体，而高位部分则指向存储体内的存储字。现以由4个分体组成的多体交叉存储器为例说明常用的编址方式。,78,多体交叉访问存储器,79,模4交叉编址,80,上表中，连续的地址分布在相邻的不同存储体中，当访问连续的存储单元时，各存储体可并行工作。 多体交叉访问存储器可采用分时启动的方法，提高主存的带宽。,81,TM,TM,在4个存储体完全并行的理想情况下，数据传送的平均速度提高到原来的4倍。,82,2.6 高速缓冲存储器,2
26、.6.1 程序的局部性原理 2.6.2 CACHE系统的结构与基本原理 2.6.3 三种映射方法 2.6.4 CACHE替换策略,83,主存速度的提高始终跟不上CPU的发展。据统计，CPU的速度平均每年提高60%，而组成主存的DRAM的速度平均每年只改进7%。由SRAM组成的高速缓冲存储器的运行速度则接近甚至等于CPU的速度。能不能用SRAM构成主存？能不能在主存中增加一部分SRAM?,84,程序的局部性有两个方面的含义：时间局部性和空间局部性。时间局部性是指如果一个存储单元被访问，则可能该单元会很快被再次访问。这是因为程序存在着循环。空间局部性是指如果一个存储单元被访问，则该单元邻近的单元也
27、可能很快被访问。这是因为程序中大部分指令是顺序存储、顺序执行的，数据一般也是以向量、数组、树、表等形式簇聚地存储在一起的。,2.6.1 程序的局部性原理,85,2.6.2 CACHE系统的结构与基本原理,1.高速缓冲技术的基本思想就是利用程序的局部性原理，把程序中正在使用的部分存放在一个高速的容量较小的Cache中，使CPU的访存操作大多数针对Cache进行，从而使程序的执行速度大大提高。,86,2.Cache系统的基本结构,高 速 缓 存,主存,CPU,CACHE控制逻辑,87,3.Cache系统的基本原理,当CPU读取主存中一个字时，便发出此字的内存地址到cache系统。此时cache控制
28、逻辑依据地址判断此字当前是否在 cache中,若在，将主存地址转换为缓存地址，访问缓存，将数据传送给CPU；若不在，则把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。,88,2.6.3 三种地址映射方法与变换,因为CPU以主存地址访问Cache，所以必须把访存地址变换为Cache的实际地址。地址变换取决于地址映射方式。地址映射方式：某一地址的主存信息按何种对应关系装入Cache的某一单元。地址变换：访存地址如何变换为访问Cache的实际地址。,89,主存和Cache之间的映射关系有有3种：全相联方式（fully associative)直接映射方式(d
29、irect mapped)组相联方式(set associative),90,全相联方式每个主存块都可映像到任何Cache块的映像方式。,91,第0块,第1块,第N-1块,第0块,第1块,第MN-1块,cache,主存,92,全相联方式的地址变换过程,93,地址变换过程： Cache控制逻辑根据主存地址中的块号按内容查找目录表，若找到， Cache命中，将对应的Cache块号与主存中的块内地址相拼接形成访问Cache的Cache地址。,94,优点：块冲突概率最低，只有当Cache中全部装满后，才有可能出现块冲突，所以，Cache的空间利用率最高。缺点：（1）相联存储器其代价相对较大；（2）目前
30、Cache容量已经很大，这样查表速度就比较难以提高 。,95,直接映射方式一个主存块只能映像到Cache中的惟一一个指定的地址映像方式称为直接映像方式。cache的行号i和主存的块号j有如下函数关系：i=j mod m （m为cache中的总行数）,96,第0块,第1块,第N-1块,第0块,第MN-1块,第N-1块,第(M-1)N块,第0区,第M-1区,cache,主存,97,直接映射方式的地址变换过程,98,地址变换过程： Cache控制逻辑根据主存地址中的块号按地址访问区表，将区表中的相应的区号与主存地址中的区号相比较，若相等， Cache命中，将主存地址的块号与块内地址部分直接作为访问C
31、ache的Cache地址。,99,优点：所需硬件简单，成本低，地址变换的速度快。缺点：Cache的块冲突率很高，空间利用率很低。,100,组相联方式组相联映像是指把主存空间分成若干个区，在把若干个区分成若干个组，组又包括若干个块，各组之间是直接映像，而组内各块之间是全相联映像。,101,第0块,第N-1块,第0组,第i组,第0块,第N-1块,第(M-1)N块,第MN-1块,第0组,第i组,第0组,第i组,第0区,第M-1区,cache,主存,102,组相联方式的地址变换过程,103,地址变换过程,Cache时控制逻辑根据主存地址中的组号G按地址访问块表存储器。从块表存储器中读出来一组字（字的个
32、数等于组内的块数Gb）。把这些字中的区号和块号与主存地址中相应的区号E和块号B进行相联比较。如果发现有相等的，表示Cache命中。,104,这时，将对应的Cache块号b读出，并且把它与主存地址中直接送过来的组号g和块内地址w直接拼接起来，就得到Cache地址。,105,三种方式小结,（1）组相联方式与直接映射方式相比，最明显的优点是块的冲突概率大大降低。但是，由于组相联映象方式在组内部需要进行相联比较，因此，实现的难度和造价要比直接映射方式高。（2）组相联方式与全相联方式相比，实现起来要容易得多，但Cache的命中率与全相联映象方式很接近。因此，组相联映象方式在许多机器中得到广泛的应用。,1
33、06,1.随机算法随机法完全不管Cache块过去、现在及将来的使用情况，简单地根据一个随机数，选择一块替换掉。,2.6.4 CACHE替换策略,107,2.先进先出（FIFO）算法按调入Cache的先后决定淘汰的顺序，即在需要更新时，将最先进入Cache的块作为被替换的块。这种方法要求为每块做一记录，记下它们进入Cache的先后次序。这种方法容易实现，而且系统开销小。其缺点是可能会把一些需要经常使用的程序块（如循环程序）也作为最早进入Cache的块替换掉。,108,LRU算法是把CPU近期最少使用的块作为被替换的块。这种替换方法需要随时记录Cache中各块的使用情况，以便确定哪个块是近期最少使
34、用的块。LRU算法相对合理，但实现起来比较复杂，系统开销较大。通常需要对每一块设置一个称为“年龄计数器”的硬件或软件计数器，用以记录其被使用的情况。,3.近期最少使用（LRU）算法,109,例题1：设某机主存容量为4MB，Cache容量为16KB，每块包含8个字，每字32位，设计一个4路组相联映像（即Cache每组内共有4 个块）的Cache组织，试画出放存地址字段中各段的位数。,110,解答：4MB/16KB=4096KB/16KB=256 即该Cache组织有256个区； 因每块8个字，每字32位，即每个块的容量为84B=32B; 因每组内有4个块，则每组容量为： 32B4=128B； 1
35、6KB/128B=128,即每区有128个组。,区号8位,组号7位,块号2位,块内地址3位,111,3.8 虚拟存储器,1、问题的提出程序必须装入主存才能运行。早期，一个程序超出了主存的大小，程序员需把其分成许多片，每个片的换入换出由用户程序控制，且由程序员确保不会访问未装入的片，这种责任对程序员而言是很大的负担。,112,发明虚拟存储器就是为了让程序员从这种困苦中解脱出来，自动管理由主存和辅存组成的两级。,113,2什么是虚拟存储器,虚拟存储器是建立在主存 辅存层次上，由附加硬件和操作系统存储管理软件组成的存储体系。它不是任何实际的物理存储器。 采用虚拟存储器技术后，可将主存和辅存的地址空间
36、统一编址，用户按其程序需要使用逻辑地址(即虚地址)进行编程。,114,所编程序和数据在操作系统管理下先送入辅存(一般是磁盘)，然后操作系统自动地将当前即需运行的部分调入主存，供CPU操作，其余暂不运行部分留在辅存中。随程序执行的需要，操作系统自动地按一定替换算法进行调换，将暂不运行部分由主存调往辅存，将新的模块由辅存调入主存。,115,CPU执行程序时，按照程序提供的虚地址访问主存，因此，先由存储管理硬件判断该地址内容是否在主存中。若已调入主存，则通过地址变换机制将程序中的虚地址转换为主存的物理地址(即实地址)，据此访问主存的实际单元。若尚未调入主存，则通过缺页中断程序，以页为单位调入或实现主
37、存内容更换。,116,上述过程对于用户程序是透明的，用户看到只是用位数较长的虚地址编程，CPU可按虚地址访存，可访问存储空间很大，遍及辅存空间。,117,构造虚拟存储器的另一目的是：允许多个用户程序有效而安全地共享存储器。要允许多个用户共享一个存储器，就必须将各个程序保护开来，确保每个程序只对分配给它的存储器部分进行读写操作。虚拟存储器实现程序地址空间到物理地址的转换，这种转换加强了程序地址空间的保护。,118,虚拟存储器的管理方式有三种：页式、段式和段页式。,119,页式虚拟存储器,主要思路：把虚拟（逻辑）地址空间和主存实际（物理）地址空间，都分成大小相等的页，并规定页的大小为2的整数次方个
38、字，则所有地址都可以用页号拼接页内地址的形式来表示。 虚拟地址用虚页号拼接页内地址给出，主存实际地址用实页号拼接页内地址给出。,120,页式存储的关键功能是实现按页来完成在虚存和主存之间交换数据，并完成逻辑地址到物理地址的转换，说到底，就是找出虚页号和实页号的对应关系。这可以通过设立页表来完成。,121,地址变换过程,122,用虚地址中的虚页号与页表基地址相加，求出对应该虚页的页表表目在主存中的实际地址，从该表目的实页号字段取出实页号再拼上虚地址中的页内地址，就得到读主存数据用的实存地址.,123,两次读问题,在访问存储器的某个存储单元时，首先要读一次主存，通过查页表求出实存地址，尔后再读一次
39、主存，才能取得要读的数据，为读一个数据变成两次读主存，实际应用中是难以令人接受的。 怎么解决这一问题呢？,124,快慢页表,答案：设立一个完全用快速硬件实现的一个容量很小的（一般在1664个表目之间）快速页表（英文为Translation Lookaside Buffer，简写为TLB，译为中文叫做转换旁路缓冲器），用于存放在页表中使用最频繁的、为数不多的那些表目的内容。,125,快表最重要的两项内容是虚页号和实页号。经快表实现的地址转换过程是：用虚地址中的虚页号去与快表中虚页号字段的内容相比较，与哪个表目中的虚页号相同，则可以取出该表目中的实页号，并与页内地址拼接出实存地址。,126,当在快
40、表中找不到该虚页号时，就要到主存中经慢表（相对而言是个大表！）找出该虚页号对应的实页号，在得到一个实存地址的同时，并用该虚页号和实页号替换掉修改快表的一个表目的内容。 下图给出了快慢表在页式管理中的作用。,127,128,本章小结,存储器是计算机中重要的组成部件，设计高速度、大容量、低价格的存储器是计算机设计者的追求目标，但这一目标很难实现。将不同速度、容量、价格的存储器构成存储系统是目前计算机中实现这一设计目标的可行方法。,129,计算机中的存储系统由高速缓存、主存、辅存构成，其中由高速缓存、主存构成Cache存储系统；由主存、辅存构成虚拟存储系统。存储系统的存储速度接近于系统中最快的那个存
41、储器，容量接近于或等于系统中容量最大的那个存储器，位价格接近于系统中最便宜的那个存储器。,130,在微机中，主存包含随机读写存储器（一般为DRAM,为了保持信息，需要刷新，其表现形式为内存条）和只读存储器（ROM,表现形式为BIOS芯片）。,131,存储芯片由存储体、地址译码驱动电路、I/O与读写电路等组成。存储体的存储芯片的核心，由若干个存储单元构成，每个存储单元由若干个记性单元构成。,132,存储芯片对外有地址线、数据线、片选线、读写控制线等引线，通过这些引线实现与外界的数据交换。其中地址线的位数与存储单元的个数有关，而数据线的位数与其存储单元的宽度有关。,133,单一存储芯片的容量往往不
42、能满足系统所需的存储器要求，为此需要进行扩展。存储芯片的扩展方式可分为位扩展、字扩展、字位同时扩展三种方式。 主存需与CPU连接以实现CPU对主存的读操作和写操作。CPU与主存间的读写操作就是通过它们之间的连线及通过连线中的信号来实现的。,134,CPU需频繁地进行访存操作以便运行程序，提高CPU与主存之间的数据交换率是提高计算机性能重要途径之一。寻找高速元件是解决问题的方法之一，另一种方法采用并行方法。 单体多字并行存储系统与多体交叉存储系统是并行方法两种方案。,135,Cache技术是用来提高CPU访存效率的另一种方法。 Cache系统中的地址映射与地址变换是Cache系统工作的重要环节，
43、地址映射方式决定地址变换过程。地址映射可分为全相联、直接映射与组相联映射。 Cache系统多采用组相联映射方式。,136,Cache 替换策略有随机法、先进先出法及近期最少使用算法。 构造虚拟存储系统有两个主要目的： （1）消除因小容量的主存空间给编造成的障碍； （2）允许多个程序有效而安全地共享主存。,137,本章学习目标,理解存储系统的概念。 掌握主存（主存芯片）的组成及部分功能。掌握主存芯片对外引线（数据线、地址线、片选线、读写控制线）的作用。了解SRAM与DRAM记忆单元存储信息的基本原理，了解DRAM的三种刷新方式。,138,掌握芯片的三种扩展方法。 理解多体交叉存储器的工作原理。
44、理解Cache系统的基本工作原理及三种地址映射方式及其对应的地址变换方法。 理解构造虚拟存储系统的目的及基本工作原理。,139,本章习题,1、计算机中的存储系统由 、 、 构成。 2、CPU能直接问的存储器是（ ） 3、 CPU访问存储器的最小单元是（） 4、主存储器的核心是（ ） 5、主存储器地址线的位数与 有关，而数据线的位数与其 有关。,140,6. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是_。A 4MB B 2MB C 2M D 1M 7主存贮器和CPU之间增加cache的目的是_。 A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量 C 扩大CP
45、U中通用寄存器的数量 D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量,141,8 、主存储器是计算机系统的记忆设备，它主要用来_。 A 存放数据 B 存放程序 C 存放数据和程序 D 存放微程序 9、某SRAM芯片，其容量为5128位，除电源和接地端外，该芯片引出线的最小数目应是_。 A 23 B 25 C 50 D 19,142,10、某机字长32位，存储容量64MB，若按字编址，它的寻址范围是_。A 8M B 16MB C 16M D 8MB 11、采用虚拟存贮器的主要目的是_。 A 提高主存贮器的存取速度 ； B 扩大主存贮器的存贮空间； C 提高外存贮器的存取速度 ； D 扩大外存贮器的存贮空间 ；,143,12、简要叙述存储系统的概念 13、简要叙述高速缓冲存储技术的基本思想 14、简要叙述Cahche存储系统的基本工作原理 15、用16K16位的SRAM芯片构成64K16位的存储器。要求画出该存储器的组成逻辑框图，并写出各存储芯片的地址范围。,144,16 某微机系统有16根地址线，8根数据线，地址空间安排为：16K系统程序存储区，用ROM芯片，安排在地址最低区；接着留出16K的设备地址空间；其后的32K作为用户程序区，采用RAM芯片。给定芯片如下，请画出连线图，给出各存储区的地址范围。,ROM,D7D0,A13,A0,RAM,D7D0,A13,A0,
