1、2019/6/9,1,第四章 逻辑设计技术,逻辑设计技术,2019/6/9,2,第一节 MOS管的串、并联特性 晶体管的驱动能力是用其导电因子来表示的，值越大，其驱动能力越强。多个管子的串、并情况下，其等效导电因子应如何推导？ 一、两管串联：,2019/6/9,3,设：Vt相同，工作在线性区。将上式代入（1）得：由等效管得：,2019/6/9,4,比较（3）（4）得：同理可推出N个管子串联使用时，其等效增益因子为：,2019/6/9,5,二、两管并联：同理可证，N个Vt相等的管子并联使用时：,2019/6/9,6,第二节 各种逻辑门的实现 一、与非门：,2019/6/9,7,与非门电路的驱动能
2、力在一个组合逻辑电路中，为了使各种组合门电路之间能够很好地匹配，各个逻辑门的驱动能力都要与标准反相器相当。即在最坏工作条件下，各个逻辑门的驱动能力要与标准反相器的特性相同。 设：标准反相器的导电因子为n=p，逻辑门：n1=n2=n p1=p2=p,2019/6/9,8,（1）a，b=1，1时，下拉管的等效导电因子：effn=n/2 （2）a，b=0，0时，上拉管的等效导电因子：effp=2p （3）a，b=1，0或0，1时，上拉管的等效导电因子：effp=p 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使：effp=p=peffn=n/2=n即要求p管的沟道宽度比n管大1.25倍以
3、上。,2019/6/9,9,二、或非门：,2019/6/9,10,(1)当a，b=0，0 时，上拉管的等效导电因子：effp=p/2 (2)当a，b=1，1时，下拉管的等效导电因子：effn=2n (3)当a，b=1，0或0，1时，下拉管的等效导电因子：effn=n 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使：effp=p/2=peffn=n=n即： p=2n所以 Wp/Wn=2n/p22.5=5即要求p管的宽度要比n管宽度大5倍才行。,2019/6/9,11,三、CMOS与或非门:,2019/6/9,12,(1)a,b,c,d=0,0,0,0 时：effp=p (2)a,b,
4、c,d=1,1,1,1时： effn=n (3)a,b,c,d有一个为1时：effp=2p/3 (4)a,b,c,d=1,1,0,0 或a,b,c,d=0,0,1,1时： effn=n/2 (5)a,b,c,d=0,1,0,1或1,0,1,0或0,1,1,0或1,0,0,1时： effp=p/2 综合以上情况，在最坏的工作情况下，即：（4）、（5），应使：effp=p/2=peffn=n/2=n则： Wp/Wn=n/p2.5,2019/6/9,13,四、CMOS传输门 （1）单管传输门一个MOS管可以作为一个开关使用，电路中Cl是其负载电容。 当Vg=0时，T截止，相当于开关断开。 当Vg=1
5、时，T导通，相当于开关合上。,2019/6/9,14,ViVg-Vt时：输入端处于开启状态，设初始时Vo=0，则Vi刚加上时，输出端也处于开启状态，MOS管导通，沟道电流对负载电容Cl充电，至Vo=Vi。 ViVg-Vt时：输入沟道被夹断，设初使VoVg-Vt，则Vi刚加上时，输出端导通，沟道电流对Cl充电，随着Vo的上升，沟道电流逐渐减小，当Vo=Vg-Vt时，输出端也夹断，MOS管截止，Vo保持Vg-Vt不变。 综上所述： VgVg-Vt时，MOS管无损地传输信号 ViVg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo有损失需增大Vg。,2019/6/9,15,（2）CMOS传输门,
6、2019/6/9,16,为了解决NMOS管在传输时的信号损失，通常采用CMOS传输门作为开关使用。它是由一个N管和一个P管构成。工作时，NMOS管的衬底接地，PMOS管的衬底接电源，且NMOS管栅压Vgn与PMOS管的栅压Vgp极性相反。 Vgp=1，Vgn=0时：双管截止，相当于开关断开； Vgp=0，vgn=1时：双管有下列三种工作状态： ViVgp+|Vtp| P管导通Vi通过双管对Cl充电至：Vo=Vi Vi Vgn+Vtn N管截止，Vi Vgp+|Vtp| P管导通Vi通过P管对Cl充电至：Vo=Vi 通过上述分析，CMOS传输门是较理想的开关，它可将信号无损地传输到输出端。,20
7、19/6/9,17,五、异或门与同或门 （1）异或门：,2019/6/9,18,简化的电路：T1，T2组成一个标准反相器，T3，T4组成CMOS传输门，T5，T6是一个特殊的CMOS反相器。,2019/6/9,19,（1）当B=1时，传输门断开，特殊反相器工作：（2）当B=0时，特殊反相器不工作，传输门把A 送到X：X=A A B X 所以 ：1 1 00 1 11 0 10 0 0,2019/6/9,20,（2）同或门：,2019/6/9,21,T6、T7总是导通的： A B X0 0 11 0 00 1 01 1 1 A,B=0,0时：T1, T2,T3,T4关，T5通，Vdd通过T7充电
8、，X=1； A,B=1,0时：T1,T3关，T2,T5通，T5通，T7，T5，T4形成通路，X=0； A,B=0,1时：T1, T3通，T2,T4关，T5通，T7，T5，T3形成通路，X=0； A,B=1, 1时：T1, T2,T3,T4通，T5关，Vdd通过T7充电，X=1。,2019/6/9,22,本章余下的内容： 第三节 可编程逻辑阵列 PLA（The Programmable Logic Array） 第四节 触发器 （FlipFlop）1静态触发器（Staitic FlipFlop）2动态触发器（Dy FlipFlop）3准静态触发器（ FlipFlop） 第五节 存储器 （Memo
9、ry）1. 只读存储器（ROM）：（EPROM，EEPROM）2. 随机存储器（RAM）：（动态随机存储器DRAM， 静态随机存储器SRAM） 第六节 交通灯 以上内容由于在数子逻辑课中已详细讨论过，所以本课不作详细介绍了。,2019/6/9,23,Giga-Scale System-On-A-Chip SOC中的EDA关键技术 SOC对EDA技术的挑战 国际合作SOC研究中的EDA课题 目前在SOC方面的研究工作,2019/6/9,24,1.SOC对EDA技术的挑战 Exponential Growth of Chip Capacity Enable system-on-a-chip int
10、egration Many key questions related to SOC designs Challenges and Opportunities in Design Technologies Challenges and Opportunities in Verification Technologies,2019/6/9,25,Enable system-on-a-chip integration It will be feasible to integrate a complex electronic system onto a single chip, including
11、possibly microprocessors, embedded memories, programmable logic, and various application-specific circuit components designed by multiple teams for multiple projects. A system-on-a-chip may have significant advantages in performance, power consumption, volume, weight, and overall cost.,2019/6/9,26,D
12、ouble Exponential Growth of Design Complexity C1: complexity due to exponential increase of chip capacity- More devices- More power- Heterogeneous integration C2: complexity due to exponential decrease of feature size- Interconnect delay- Coupling noise- EMI Design Complexity C1 x C2,2019/6/9,27,Pro
13、ductivity GapChip Capacity and Designer Productivity,2019/6/9,28,Many key questions related to SOC designs How to provide sufficient design abstraction which takes into consideration of the electrical details in nano-meter designs (interconnect delay, noise, etc.)?How to represent and characterize r
14、e-usable blocks (intellectual properties) so that they can be used from one technology generation to another, from one foundry to another, or even from one design environment to another?,2019/6/9,29,How to model the interaction of various heterogeneous functional blocks in a SOC for overall system-l
15、evel simulation and optimization?How to certify “known-good designs“ under both functional specification and performance constraints, etc,2019/6/9,30,2. 国际合作SOC研究中的EDA课题 参加单位：三方六校美国： UCLA, Prof. Jason CongUCSB, Prof. K.C. Cheng中国大陆：清华大学(Tsinghua), 北京大学(PKU), 中国台湾：新竹清华大学(NTHU), Prof. C.L. Liu,Y.L. Li
16、n, C.W. Wu, T.T. Lin新竹交通大学(NJTU), J.Y. Zhou 目标：研究SOC中EDA关键技术 方式：分工合作，相互交流，各自申请经费,2019/6/9,31,技术路线及硬件设计 Design driven: 围绕一个产品设计,研究其中SOC所需的EDA关键技术、算法和软件。 选择一个嵌入式应用系统(Embedded System)作为对象: Network processors 嵌入式系统是指用于特定用途的软件和硬件的结合体，如数字照相机、摄像机，智能家电，移动通信，便携式PDA，以及工业中的各种自动控制。硬件部分包括处理器、应用专用电路、内存等，软件部分是在微处理
17、器中执行的软件。,2019/6/9,32,-依托于VLSI的发展和软硬件的集成，嵌入式系统的性能和规模都正以惊人的速度发展着。根据国际数据公司的调查，虽然在1997年PC机占据了美国整个网络访问设备市场的96，但应用嵌入系统技术的产品，如机顶盒、网络电话、PDA(Personal Digital Assistant)等，将在2002年达到50的市场占有率，并在2004年超过PC机的市场占有率。,2019/6/9,33,3.应用硬/软件协同设计方法实现SOC的嵌入式系统,2019/6/9,34,VLSI CAD系统组成,2019/6/9,35,计划研究的EDA技术,设计描述 系统划分与综合 芯片
18、级的布图技术 验证 测试与诊断原则：尽可能利用市场已有的软件，研究那些SOC设计中还没有的或目前还不能适应的EDA技术和软件。,2019/6/9,36,SOC Design Environment,2019/6/9,37,综合,高层次综合：- VHDL RTL- Schedulingand Allocation/Binding- data path andcontroller- constraints:timing;power;area;- layout driven,2019/6/9,38,Co-simulation Design Methodology,2019/6/9,39,模块级布局示意图,2019/6/9,40,Co-verification,
