实验四 集成计数器及其应用.doc

1、数字电路与逻辑设计实验1实验四 集成计数器及其应用实验性质：设计性一、实验目的熟悉集成计数器的逻辑功能及各控制端的作用。掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。计数器种类繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和 N 进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中的计

2、数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。一些常用的计数器如表 4-4-1 所示。表 4-4-1序号 名称 型号 说明1 十进制同步计数器 74LS160 同步预置、异步清零2 四位二进制同步计数器 74LS161 同步预置、异步清零3 十进制同步计数器 74LS162 同步预置、同步

3、清零4 四位二进制同步计数器 74LS163 同步预置、同步清零74LS190 异步置数、无清零端、单时钟输入5 十进制同步加/减计数器74LS192 异步置数、异步清零、双时钟输入74LS191 异步置数、无清零端、单时钟输入6 四位二进制同步加/减计数器74LS193 异步置数、异步清零、双时钟输入7 异步二五十进制计数器 74LS290 异步清零、异步置 9下面我们以 74LS160、74LS161、74LS190、74LS193、74LS290 为例，介绍计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。1. 四位二进制同步计数器 74LS161其功能见表 4-4-

4、2 所示,计数范围 015。表 4-4-2输入 输出CTP CTT CP D0 D1 D2 CRLDD3Q0 Q1 Q2 Q3功能0 x x x x x x x x1 0 x x d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置1 1 1 1 x x x x 加计数1 1 0 x x x x x x 保持 禁止计数数字电路与逻辑设计实验21 1 x 0 x x x x x 保持 禁止计数CP:时钟输入端，上升沿有效；Q 0Q3：计数器输出端；CO:进位输出端；D 0D3:并行数据输入端；CT T,CTP:计数控制端； :同步并行置入控制端，低电平有效； :异步清除输入

5、端，L CR低电平有效。该器件具有异步清零、同步预置数功能。当 =0 时，计数器清零，Q 3Q2Q1Q0=0000，与 CPCR无关；当 =1、 =0 时，在 CP 脉冲上升沿的作用下，D 3D0输入的数据 d3 d2 d1 d0被置入CR计数器，即 Q3Q2Q1Q0=d3 d2 d1 d0.进位输出 CO= Q3Q2Q1Q0。当 CTT=CTP= = =1 时，在 CP 脉冲上升沿作用下进行加计数。而在 CTT和 CTP中有低电L平时，计数器保持原状态不变。因此，利用 CTT、CT P和 CO 可级联成多级计数器。当计到最大数 15 时（Q 3Q2Q1Q0=1111） ，CO=1,而小于 1

6、5 时，CO=0，所以 CO 可作后级计数器 CTT、CT P端的控制信号，从而实现多级计数器间的级联。下面介绍几个用 74LS161 构成 N 进制计数器的方法。利用异步清零功能构成 N 进制计数器利用异步清零功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将 Q0Q3中的高电平通过与非门将输出的低电平加到异步清零端 上，使计数器回到初始的 O 状态，从而实现了 N 进CR制。这时并行数据输入端 D0D3可接任意数据。用 74LS161 构成的十一进制计数器，其电路如图 4-4-1 所示。图 4-4-1 反馈清零法利用同步预置功能构成 N 进制计数器利用同步预置功能构成 N 进制计

7、数器时，并行数据输入端 D0D3应接计数起始数据。通常从 0 开始计数，这时 D0D3应接低电平。当计到(N-1)个 CP 脉冲时，将 Q0Q3中的高电平通过与非门将输出的低电平加到同步置入控制端 上，这样当输入第 N 个 CP 脉冲时，计数器将被置LD数到 0，回到初始的计数状态，从而实现了 N 进制计数。用 74LS161 构成的十一进制计数器，其电路如图 4-4-2 所示。图 4-4-2 置数归零法还可以用预置补数法构成 N 进制计数器。电路连接方式见图 4-4-3 所示（两电路功能相同）。此电路的工作状态为 515。预置端 D3D2D1D0 =0101，输出端 Q3Q2Q1Q0=111

8、1（此时 CO=1） 。这数字电路与逻辑设计实验3样，计数器从 5 开始计数，到 15 后回到 5。由于 74LS161 为 16 进制，对模 N 计数器可利用预置（16-N）的方法实现。也可利用 015 中任一段 11 个状态来实现模 11，如 212，414 等。图 4-4-3 预置补数法计数器位数的扩展74LS161 为 M16 加计数器，要实现模数大于 16 计数器，可将多片 74LS161 级联，进行扩展。图 4-4-4 为构成 M166 的同步加计数器的逻辑电路图。166 的最大状态为 165，二进制数为 10100101，需两片 74LS161。两片的 CP 端连在一起，接成同步

9、状态；片(1)的进位输出 CO端接片(2)的 CTT、CT P ， 保证片(1)的 Q3Q2Q1Q0由 1111 回到 0000 时，片(2)加 1。就是说，片(1)每个 CP 脉冲进行加一计数，片(2)每第 16 个 CP 脉冲进行加一计数。最后，在输出Q7Q6Q5Q4Q3Q2Q1Q0=10100101 时，由两片的 端回到 0。LD图 4-4-4 74LS161 构成 M166 同步加计数器上图是利用同步预置功能实现的位数扩展，也可以用异步清零功能实现该电路，只不过是输出的二进制数加 1 而已。2.十进制同步加法计数器 74LS16074LS160 的功能同表 4-4-2 所示，它与 74

10、LS161 的功能完全相同，但它是十进制计数器，当计数状态计到 1001 时，即产生进位输出，并重新由 0000 开始计数，计数范围 09。用74LS160 构成 N 进制计数器的方法可参见 74LS161 的设计方法，在这里就不再赘述。图 4-4-5 为用两片 74LS160 构成 60 进制计数器的电路图，初态为 0000。数字电路与逻辑设计实验4图 4-4-5 74LS160 构成 60 进制计数器3.十进制同步加/减计数器 74LS19274LS192 是具有异步清零、异步预置功能的双时钟十进制同步加/减计数器。引脚排列如图4-4-6 所示。功能见表 4-4-3 所示。表 4-4-3输

11、入 输出CR CPU CPD D0 D1 D2 LD3Q0 Q1 Q2 Q3功能1 x x x x x x x0 0 x x d0 d1 d2 d30 0 0 0d0 d1 d2 d3异步清零同步预置0 1 1 x x x x 加计数0 1 1 x x x x 减计数0 1 1 1 x x x x 保持 禁止计数图 4-4-6 74LS192 引脚图CR：异步清零端，高电平有效； ：异步并行置入控制端，低电平有效；CP u加计数LD时钟输入端，上升沿有效；CP D减计数时钟输入端，上升沿有效； 借位输出端，BO低电平有效； 进位输出端，低电平有效；Q 0Q3：计数器输出端；D 0、D 1、D

12、2、D 3：并行CO数据输入端。当 CR=1 时，计数器清零（称为异步清零） ，与 CPD、CP u无关；CR=0，只要 =0 时，D 0D3L端输入的数据 d0d3就被置入计数器，Q 0Q1Q2Q3= d0d1d2d3。当 CR=0， =1 时，执行计数功能。若 CPD=1，由 CPu端输入计数脉冲时，进行加计数；LCPu=1，由 CPD端输入计数脉冲时，进行减计数；CP u=CPD=1 时，计数器保持原状态不变。当加计数到最大数 9 （Q 0Q1Q2Q3=1001）时，CP u脉冲下降沿使 端变为低电平。如再输入CO数字电路与逻辑设计实验5一个 CPu脉冲的上升沿时， 端又变为高电平，输出

13、上升沿的进位信号。当减计数到 0000 时，CO端变为低电平，如再输入一个 CPD脉冲上升沿时， 端也会输出一个上升沿的借位信号，BOBO同时计数器回到最大数。计数器级联时，需将 、 依次和后级计数器的 CP u、 CP D相连。B下面介绍用 74LS192 构成 N 进制计数器的方法。利用异步清零功能构成 N 进制计数器利用异步清零功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将输出 Q1Q4中为高电平的信号，通过与门加到 CR 端上，使计数器回到初始 0 的状态，从而实现 N 进制计数器。图4-4-7 为 74LS192 构成六进制加计数器。图 4-4-7 74LS192 构成

14、六进制加计数器利用异步预置数功能构成 N 进制计数器利用异步预置数功能构成 N 进制计数器时，当计到 N 个 CP 脉冲时，将输出 Q1Q4中为高电平的信号，通过与非门加到 端上，使计数器回到初始计数状态，从而实现 N 进制计数器。LD应当指出，这时 D0D1D2D3应接计数器起始数据，通常接入低电平 0。4-4-8 为 74LS192 构成六进制加计数器。图 4-4-8 74LS192 构成六进制加计数器多级计数器的串行级联将低位计数器的进位输出 、借位输出 分别和高位计数器的加计数时钟端 CPu、减计COB数时钟端 CPD相连。D 0D3接计数起始数据。当进行加计数时，应取 CPD=1，由

15、 CPu端输入计数脉冲。当计到最大数（1001）时，如再输入一个计数脉冲，则本位计数器回到 0，同时 端向高位送出进位脉冲，使高位加 1。当进行减计数时，应取 CPu=1，由 CPD端输入计数脉冲，当减到 0000 时，如再输入一个减计数脉冲，计数器变为最大值。同时 端送出一个借位脉冲，使高位减 1。图 4-4-9 所示为 100 进制加/B减计数器，D 0D3可接任意数据。如进行减计数时，通常取 D3D20D1D0=0000。数字电路与逻辑设计实验6图 4-4-9 74LS192 级联成 100 进制加/减计数器计数器级联成 60 进制减计数器个位计数器取 D3D20D1D0=0000，十位

16、计数器取 D3D20D1D0=0110.减计数脉冲由个位的 CPD输入，借位输出端 和十位 6 计数器的 CPD相连，并将其 和 相连，便构成 60 进制减计数BOBOL器。电路如图 4-4-10 所示。图 4-4-10 74LS192 级联成 60 进制减计数器4.4 位二进制同步加/减计数器 74LS19374LS193 是具有异步清零和异步预置功能的双时钟 4 位二进制同步加/减计数器。功能见表 4-4-3 所示。用法可参考 74LS192,。5. 异步二-五-十进制计数器 74LS290该器件是具有异步清零和异步置 9 功能的二-五-十进制计数器。功能见表 4-4-4 所示。表 4-4

17、-4输入 输出R0A R0B S9A S9B CP（CP 0 、CP 1）Q0 Q1 Q2 Q3功能1 1 0 x x1 1 x 0 xx x 1 1 x0 0 0 00 0 0 01 0 0 1异步清零异步清零异步置 9x 0 x 0 0 x 0 x 0 x x 0 x 0 0 x 加计数加计数加计数加计数数字电路与逻辑设计实验7CP0：二分频时钟输入端，下降沿有效；CP 1:五分频时钟输入端，下降沿有效；Q 0Q3：计数器输出端；R 0A、R 0B：异步清零端；S 9A 、 S9B ：异步置 9 端。当 R0A=R0B=1,同时 S9A 、 S9B 中有低电平时，计数器清零，Q 0Q1Q2

18、Q3=0000，当 S9A = S9B=1，不论 R0A和 R0B为何电平，则计数器置 9，即 Q0Q1Q2Q3=1001；当 R0A、R 0B和 S9A 、 S9B 中同时有低电平时，计数器进行计数操作：.构成十进制计数器有两种方法。如将 CP1 和 Q0相连，CP 0 输入计数脉冲时，构成8421BCD 计数器；如将 Q3和 CP0 相连，CP 1 输入计数脉冲时，则构成 5421BCD 计数器。.构成二进制和五进制计数器。CP 0 输入计数脉冲，Q 0输出二分频信号；CP 1 输入计数脉冲，Q 3输出五分频信号。将 Q3和后级时钟端相连可级联成多级计数器。由 74LS290 构成十进制计

19、数器由 74LS290 构成的 8421BCD 码十进制计数器电路如图 4-4-11 所示。将 CP1 和 Q0相连，CP 0 作计数脉冲输入端 CP，由 Q0Q3输出。由 74LS290 构成的 5421BCD 码十进制计数器电路如图 4-4-12 所示。将 CP0 和 Q30相连，CP 1作计数脉冲输入端 CP，从高位到低位的输出端为由 Q0、Q 3、Q 2、Q 1。图 4-4-11 由 74LS290 构成的 8421BCD 码十进制计数器电路图 4-4-12 由 74LS290 构成的 5421BCD 码十进制计数器电路利用异步清零功能构成的九进制计数器由 74LS290 构成的 84

20、21BCD 码九进制计数器电路如图 4-4-13 所示。计数器计到 9 时，输出状态为 Q0Q1Q2Q3=1001，将 Q3 和 Q0分别与 R0A、R 0B相连，这时计数器回到初始的 0 状态，从而实现九进制计数器。参考图 4-4-12，可构成 5421BCD 码九进制计数器电路。级联成 44 进制计数器电路如图 4-4-14 所示。当计数器计到 44 时，输出状态为 Q3Q2Q1Q0Q3 Q2 Q1 Q0=01000100,将所有高电平通过与门同时加到两个计数器的 R0A和 R0B端上，使计数器回到初始的 0 状态。数字电路与逻辑设计实验8图 4-4-13 由 74LS290 构成的 84

21、21BCD 码九进制计数器电路图 4-4-14 由 74LS290 级联成 44 进制计数器电路三.实验仪器及器件现代电工电子综合实验装置数字万用表双踪示波器74LS20、74LS160、74LS161、74LS192、74LS193、74LS290、74LS138、74LS151四、预习报告要求熟悉以上各芯片的管脚排列及其工作原理。掌握集成计数器的使用方法。五、实验内容验证 74LS160 的模 10 计数器功能。并分别实现 7 进制、26 进制计数器。绘出逻辑电路图并验证其正确性。验证 74LS161 的模 16 计数器功能。并分别实现 7 进制、26 进制计数器。绘出逻辑电路图并验证其正

22、确性。顺序脉冲发生器设计。用 74LS161 和 74LS138 构成顺序脉冲发生器电路。绘出逻辑电路图并验证其正确性。用示波器观察并记录输入/出波形。 验证 74LS192 的模 10 加/减计数器功能。实现 26 进制加和减计数器功能。绘出逻辑电路图并验证其正确性。序列信号发生器设计。用 74LS161 和 74LS151 设计一个脉冲序列发生器，使其在一系列脉冲的作用下，输出端能周期性的输出 0010110111 的脉冲序列。用示波器观察并记录输入/出波形。六、实验报告要求按照“五.实验内容”的要出设计的全过程，画出电路逻辑图，记录实验结果；数字电路与逻辑设计实验9数字电路与逻辑设计实验

23、10实验五 MSI 移位寄存器及 555 定时器的应用实验性质：设计性一、实验目的掌握移位寄存器的工作原理及其应用；掌握 555 定时器的工作原理及其应用；了解简单数字系统实验、调试及故障排除方法。二实验原理1.移位寄存器具有移位功能的寄存器称为移位寄存器。按功能分，可分为单向移位寄存器和双向移位寄存器两种；按输入与输出信息的方式分，有并行输入并行输出，并行输入串行输出，串行输入并行输出，串行输入串行输出及多功能方式五种。在使用移位寄存器时，可根据任务要求，从器件手册或有关资料中，选出合适器件，查出该器件功能表，掌握其器件功能特点，就可以正确地使用。74LS194 是四位并行存取双向移位寄存器

24、，功能表如表 4-5-1 所示。其中，S1 、S0 为控制端，控制方式如上表所示。由功能表可知，该移位寄存器具有左移、右移、并行输入数据、保持及清除等五种功能。表 4-5-1 74LS194 功能表输入 输出模式 串行 并行清除 时钟S1 S0 左 右 A B C DQA QB QC QD01111111XLXX100110XX111000X XX XX XX 1X 01 X0 XX XX X X XX X X Xa b c dX X X XX X X XX X X XX X X XX X X X0 0 0 0QA0 QB0 QC0 QD0a b c d1 QAN QBN QCN0 QAN Q

25、BN QCNQBn QCn QDn 1QBn QCn QDn 0QA0 QB0 QC0 QD0说明：a、b、c、d=输入 A、B、C 或 D 端相应的稳定态输入电平。QA0 QB0 QC0 QD0=在规定的稳态输入条件建立之前，QA 、 、 QB QC QD 相应的电平。QAN QBN QCN=在最近的时钟上升沿跳变之前 QA、 、 QB QC 相应的电平。四位双向通用移位寄存器 74LS194 的应用举例:移位寄存器的级联为了增加移位寄存器的位数，可在 CP 移位脉冲的驱动能力范围内，将多块移位寄存器级联扩展，以满足字长的要求。图 4-5-1 所示为两块移位寄存器 74194 的级联连接图。

26、其功能与单个移位寄存器的功能类似。数字电路与逻辑设计实验11图 4-5-1 多位移位寄存器的级联当 S0S1=11 时，在 CP 脉冲正沿作用下，D 0 D7 的数据被送到 Q0 Q7的输出端，移位寄存器完成置数功能。当 S0S1=01 时，移位寄存器完成左移操作功能。当第八个 CP 脉冲到来时， Q7 Q0 全部变为“0” 。当 S0S1=10 时，移位寄存器完成右移操作功能。当第八个 CP 脉冲到来时， Q0 Q7 全部变为“1” 。当 S0S1=00 时，移位寄存器处于保持状态。构成环形计数器环形计数器实际上就是一个环的移位寄存器。根据初态设置的不同，这种电路的有效循环常常是循环移位一个

27、“1”或一个“0” 。图 4-5-2 是由四位移位寄存器 74194 构成的环形左移移位寄存器的逻辑电路图。将 Q0接 DSL， =1，取 Q3Q2Q1Q0中只有一个 1 的循环为主循环，即 D3D2D1D0=0001。取RM1=1，M 0先为 1，实现并入功能：Q 3Q2Q1Q0= D3D2D1D0=0001，然后令 M0=0，则随着 CP 脉冲的输入，电路开始左移环形移位操作，其主循环状态图和波形图分别如图 4-5-2(b)、(c)所示。从图 4-5-2（b）中可以看出，4 个触发器可以形成 4 个状态，可以做模 4 计数器。当环形计数器主循环有 n 个触发器时，模数就为 n。从图 4-5

28、-2（c）中可以看出，在 Q3Q2Q1Q0中只有一个高电平 1（也可以只有一个低电平 0）依次输出，形成一种节拍脉冲波形，节拍的高电平宽度为一个 CP 周期。这种电路也称节拍发生器。构成扭环形计数器74LS194 构成的右扭环形计数器的电路图图 4-5-3(a)所示，是把 Q3接非门后再接右移串入端 DSR（若将 接 DSL，则构成左扭环形计数器） 。4-5-3(b)为右扭环形计数器的状态图。从状0Q态图中可以看出，4 个触发器构成扭环计数器时，主循环有 8 个状态，即 n 个触发器，扭环计数器为模 2n。在触发器个数相同时，模数比环形计数器提高一倍。（a）电路图 (b) 状态图图 4-5-3

29、 74LS194 构成的右扭环形计数器数字电路与逻辑设计实验12（a） 电路图(c)主循环波形图(b) 主循环状态图 图 4-5-2 74LS194 构成的环形左移移位寄存器2.集成定时器 NE555集成定时器是一种模拟、数字混合型的中规模集成电路，只要外接适当的电阻电容等元件，可方便地构成单稳态触发器、多谐振荡器等脉冲产生或波形变换电路。定时器有双极型和 CMOS两大类，结构和工作原理基本相似。通常双极型定时器具有较大的驱动能力，而 CMOS 定时器则具有功耗低，输入阻抗高等优点。图 4-5-4（a） 、 （b）为集成定时器 555 内部逻辑图及引脚排列。 （a） （b）图 4-5-4 集成

30、定时器 5551： GND，接地端； 2： ，触发输入端；LT3:OUT，输出端； 4： ，直接置零端；DR5： ，控制端； 6： ，阈值输入端；CUH7： ，放电端； 8： ，电源端；TCU数字电路与逻辑设计实验13从定时器内部逻辑图可见，它含有两个高精度比较器 A1、A 2，一个基本 RS 触发器及放电晶体管 T。比较器的参考电压由三只 5K的电阻组成的分压提供，它们分别使比较 A1的同相输入端和 A2 的反相输入端的电位为 2/3 UCD 和 1/3 ，如果在引脚 5（控制电压端 UC）外CUC加控制电压，就可以方便的改变两个比较器的比较电平，若控制电压端 5 不用时需在该端与地之间接入

31、约 0.01F 的电容以清除外接干扰，保证参考电压稳定值。比较器 A1的反相输入端接高触发端 VB（脚 6） ，比较器 A2的同相输入端低触发端 （脚 2） ， 和 控制两个比较器工LTHLT作，而比较器的状态决定了基本 RS 触发器的输出，基本 RS 触发器的输出一路作为整个电路的输出（脚 3） ，另一路接晶体管 T 的基极控制它的导通与截止，当 T 导通时，给接于脚 7 的电容提供低阻放电通路。集成定时器的典型应用： 单稳态触发器单稳态触发器在外来脉冲作用下，能够输出一定幅度与宽度的脉冲，输出脉冲的宽度就是暂稳态的持续时间 。wt图 4-5-5 为由 555 定时器和外接定时元件 、 构成

32、的单稳态触发器。触发信号加于低TRC触发端（脚 2） ，输出信号 由脚 3 输出。OU在 ui端未加触发信号时，电路处于初始稳态，单稳态触发器的输出 uo为低电平。若在 ui端加一个具有一定幅度的负脉冲，如图 4-5-5（b）所示，于是在 2 端出现一个尖脉冲，使该端电位小于 1/3UCD从而使比较器 A2触发翻转，触发器的输出 uo从低电平跳变为高电平，暂稳态开始。电容 CT开始充电，u CT按指数规律增加，当 uCT上升到 2/3UCD时，比较器 A1翻转，触发器的输出 uo从高电平返回低电平，暂稳态终止。同时内部电路使电容 CT放电，u CT迅速下降到零，电路回到初始稳态，为下一个触发脉

33、冲的到来作好准备。（a） （b）图 4-5-5 单稳态触发器电路暂稳态的持续时间 tw决定于外接元件 RT、C T的大小（图 4-5-5 中的 100K 应该调小点，大约 20K，此时能够较清楚的观察波形） 。tw=1.1RTCT改变 RT、C T可使 tw在几个微秒到几十分钟之间变化。C T尽可能选得小些，以保证通过 T 很快放电。数字电路与逻辑设计实验14多谐振荡器和单稳态触发器相比，多谐振荡器没有稳定状态，只有两个暂稳态，而且无须用外来触发脉冲触发，电路能自动交替翻转，使两个暂稳态轮流出现，输出矩形脉冲。图 4-5-6 所示为由 555 定时器和外接元件 R1、R 2、C 构成的多谐振荡

34、器，脚 2 和脚 6 直接相连，它将自激发，成为多谐振荡器。外接电容 C 通过 R1+ R2充电，再通过 R2放电在这种工作模式中，电容 C 在 1/3 和 2/3CU之间充电和放电，其波形如图 4-5-6（b）所示。CU充电时间（输出为高态） Ct)(693.0211放电时间（输出为低态）Rt22.周期 RtT)2(693.011振荡频率 Cf)(4.21（a） （b）图 4-5-6 多谐振荡器三.实验仪器及器件现代电工电子综合实验装置数字万用表双踪示波器74LS20、74LS194,NE555,电阻、电容若干，74LS175四预习报告要求掌握 74LS194 的引脚功能及使用方法；掌握 N

35、E555 的引脚功能及使用方法；五.实验内容验证 74LS194 的逻辑功能。用 74LS194 构成 8 位双向移位寄存器。绘出逻辑电路图并验证其正确性。数字电路与逻辑设计实验15用 74LS194 及门电路构成扭环形计数器。绘出逻辑电路图并验证其正确性。多谐振荡器按图 4-5-6（a）连接实验电路。用示波器观察并记录 uC、u o波形。测试抢答器电路功能按图 4-5-7 接线，抢答器五个开关按实验装置上的逻辑开关、发光二极管接逻辑电平显示器。接通十 5V 电源，脉冲信号采用连续脉冲源，取重复频率约 1KHz。抢答器开始前，开关 均置“0”，准备抢答，将开关 S 置“0”，发光二极管全熄灭，再1K4将 S 置 “1”。抢答开始， 某一开关置“l”，观察发光二极管的亮、灭情况，然后再将其它三个开关中任一个置“ 1”，观察发光二极管的亮、灭有否改变。重复的内容，改变 任一个开关状态。观察抢答器的工作情况。14分析智力竞赛抢答装置各部分功能及工作原理。*可控门铃电路设计。用 555 定时器和其它元器件设计一个可控门铃，当按下开关时，门铃发出声响，否则不响。绘出逻辑电路图并验证其正确性。五实验报告1定量画出实验所要求记录的各点波形。2整理实验数据，分析实验结果与理论计算结果的差异，并进行分析讨论。图 4-5-7 智力竞赛抢答器电路