1、特性阻抗之詮釋與測試回首頁 回 PCB 專頁一. 前言抽象又複雜的數位高速邏輯原理，與傳輸線中方波訊號的如何傳送， 以及如何確保其訊號完整性（Signal Integrity），降低其雜訊（Noise）減少之誤動作等專業表達，若能以簡單的生活實例加以說明，而非動則搬來一堆數學公式與難懂的物理語言者，則對新手或隔行者之啟迪與造福，實有事半功倍舉重若輕之受用也。然而，眾多本科專業者，甚至杏壇為師的博士教授們，不知是否尚未真正進入情況不知其所以然？亦或是刻意賣弄所知以懾服受教者則不得而知，或是二者心態兼有之！坊間大量書籍期刊文章，多半也都言不及義缺圖少例，確實讓人霧裡看花，看懂了反倒奇怪呢！筆者近來
2、獲得一份有關阻抗控制的簡報資料，係電性測試之專業日商 HIOKI所提供。其內容堪稱文要圖簡一看就懂，令人愛不釋手。正是筆者長久以來所追求的境界，大喜之下乃徵得原著“問港建”公司的同意，並經由港建公司廖豐瑩副總的大力協助，以及原作者山崎浩（Hiroshi Yamazaki）及其上司金井敏彥（Toshihiko Kanai）等解惑下，得以完成此文，在此一併感謝。並歡迎所有前輩先進們，多多慨賜類似資料嘉惠學子讀者，則功在業界善莫大焉。二 .將訊號的傳輸看成軟管送水澆花2.1 數位系統之多層板訊號線（ Signal Line）中，當出現方波訊號的傳輸時，可將之假想成為軟管（hose）送水澆花。一端於手
3、握處加壓使其射出水柱，另一端接在水龍頭。當握管處所施壓的力道恰好，而讓水柱的射程正確灑落在目標區時，則施與受兩者皆歡而順利完成使命，豈非一種得心應手的小小成就？2.2 然而一旦用力過度水注射程太遠，不但騰空越過目標浪費水資源，甚至還可能因強力水壓無處宣洩，以致往來源反彈造成軟管自龍頭上的掙脫!不僅任務失敗橫生挫折，而且還大捅紕漏滿臉豆花呢！2.3 反之，當握處之擠壓不足以致射程太近者，則照樣得不到想要的結果。過猶不及皆非所欲，唯有恰到好處才能正中下懷皆大歡喜。2.4 上述簡單的生活細節，正可用以說明方波（ Square Wave）訊號（Signal）在多層板傳輸線（Transmission L
4、ine，係由訊號線、介質層、及接地層三者所共同組成）中所進行的快速傳送。此時可將傳輸線（常見者有同軸電纜 Coaxial Cable，與微帶線 Microstrip Line 或帶線 Strip Line 等）看成軟管，而握管處所施加的壓力，就好比板面上“接受端”（Receiver ）元件所並聯到 Gnd 的電阻器一般（是五種終端技術之一，請另見 TPCA 會刊第 13 期“內嵌式電阻器之發展”一文之詳細說明），可用以調節其終點的特性阻抗（Characteristic Impedance），使匹配接受端元件內部的需求。三. 傳輸線之終端控管技術（Termination ）3.1 由上可知當“訊
5、號” 在傳輸線中飛馳旅行而到達終點，欲進入接受元件（如CPU 或 Menomery 等大小不同的 IC）中工作時，則該訊號線本身所具備的“特性阻抗”，必須要與終端元件內部的電子阻抗相互匹配才行，如此才不致任務失敗白忙一場。用術語說就是“正確執行指令，減少雜訊干擾，避免錯誤動作”。一旦彼此未能匹配時，則必將會有少許能量回頭朝向“發送端”反彈，進而形成反射雜訊（Noise）的煩惱。3.2 當傳輸線本身的特性阻抗（ Z0）被設計者訂定為 28ohm 時，則終端控管的接地的電阻器（Zt ）也必須是 28ohm，如此才能協助傳輸線對 Z0 的保持，使整體得以穩定在 28 ohm 的設計數值。也唯有在此種
6、 Z0=Zt 的匹配情形下，訊號的傳輸才會最具效率，其“訊號完整性”（Signal Integrity，為訊號品質之專用術語）也才最好。四. 特性阻抗（Characteristic Impedance）4.1 當某訊號方波，在傳輸線組合體的訊號線中，以高準位（High Level）的正壓訊號向前推進時，則距其最近的參考層（如接地層）中，理論上必有被該電場所感應出來的負壓訊號伴隨前行（等於正壓訊號反向的回歸路徑 Return Path），如此將可完成整體性的迴路（Loop）系統。該“訊號”前行中若將其飛行時間暫短加以凍結，即可想像其所遭受到來自訊號線、介質層與參考層等所共同呈現的瞬間阻抗值（In
7、stantanious Impedance），此即所謂的“特性阻抗”。是故該“特性阻抗”應與訊號線之線寬（w）、線厚（t）、介質厚度（h）與介質常數（Dk ）都扯上了關係。此種傳輸線之一的微帶線其圖示與計算公式如下：【筆者註】Dk （Dielectric Constant）之正確譯詞應為介質常數，原文中之.r 其實應稱做“相對容電率”（Relative Permitivity ）才對。後者是從平行金屬板電容器的立場看事情。由於其更接近事實，因而近年來許多重要規範（如 IPC-6012、IPC-4101、IPC-2141 與 IEC-326）等都已改稱為. r 了。且原圖中的 E 並不正確，應為
8、希臘字母 （Episolon）才對。4.2 阻抗匹配不良的後果由於高頻訊號的“特性阻抗”（Z0 ）原詞甚長，故一般均簡稱之為 “阻抗”。讀者千萬要小心，此與低頻 AC 交流電（60Hz ）其電線（並非傳輸線）中，所出現的阻抗值（Z）並不完全相同。數位系統當整條傳輸線的 Z0 都能管理妥善，而控制在某一範圍內（10或 5）者，此品質良好的傳輸線，將可使得雜訊減少而誤動作也可避免。但當上述微帶線中 Z0 的四種變數（w 、t、h、 r）有任一項發生異常，例如圖中的訊號線出現缺口時，將使得原來的 Z0 突然上升（見上述公式中之 Z0 與 W 成反比的事實），而無法繼續維持應有的穩定均勻（Contin
9、uous）時，則其訊號的能量必然會發生部分前進，而部分卻反彈反射的缺失。如此將無法避免雜訊及誤動作了。下圖中的軟管突然被山崎的兒子踩住，造成軟管兩端都出現異常，正好可說明上述特性阻抗匹配不良的問題。4.3 阻抗匹配不良造成雜訊上述部分訊號能量的反彈，將造成原來良好品質的方波訊號，立即出現異常的變形（即發生高準位向上的 Overshoot，與低準位向下的 Undershoot，以及二者後續的 Ringing；詳細內容另見 TPCA 會刊第 13 期“嵌入式電容器”之內文）。此等高頻雜訊嚴重時還會引發誤動作，而且當時脈速度愈快時雜訊愈多也愈容易出錯。五. 特性阻抗的測試5.1 採 TDR 的量測由
10、上述可知整體傳輸線中的特性阻抗值，不但須保持均勻性，而且還要使其數值落在設計者的要求的公差範圍內。其一般性的量測方法，就是使用“時域反射儀”（Time Domain Reflectometry；TDR ）。此 TDR 可產生一種梯階波（Step Pulse 或Step Wave），並使之送入待測的傳輸線中而成為入射波（Incident Wave）。於是當其訊號線在線寬上發生寬窄的變化時，則螢光幕上也會出現 Z0 歐姆值的上下起伏振盪。5.2 低頻無須量測 Z0，高速才會用到 TDR當訊號方波的波長（ 讀音 Lambda）遠超過板面線路之長度時，則無需考慮到反射與阻抗控制等高速領域中的麻煩問題。
11、例如早期 1989 年速度不快的 CPU，其時脈速率僅 10MHz 而已，當然不會發生各種訊號傳輸的複雜問題。然而，目前的 Pentium 其內頻卻已高達 1.7GHz 自然就會問題叢生，相較當年之巨大差異，豈僅是霄壤雲泥而已！由波動公式可知上述當年 10MHz 方波之波長為：但當 DRAM 晶片組的時脈速率已躍升到 800MHz，其方波之波長亦將縮短到37.5cm；而 P-4 CPU 之速度更高達 1.7GHz 其波長更短到 17.6cm，則其 PCB 母板上兩者之間傳輸的外頻，也將加速到 400MHz 與波長 75cm 之境界。可知此等封裝載板（Substrate）中的線長，甚至母板上的的
12、線長等，均已逼近到了訊號的波長，當然就必須要重視傳輸線效應，也必須要用到 TDR 的測量了。5.3 TDR 由來已久利用時域反射儀量測傳輸線的特性阻抗（Z）值，此舉並非新興事物。早年即曾用以監視海底電纜（Submarine Cable）的安全，隨時注意其是否發生傳輸品質上的“不連續（Disconnection ）的問題。目前才逐漸使用於高速電腦領域與高頻通訊範疇中。5.4 CPU 載板的 TDR 測試主動元件之封裝（Packaging）技術近年來不斷全面翻新加速進步，70 年代的C-DIP 與 P-DIP 雙排腳的插孔焊裝（PTH），目前幾已絕跡。80 年金屬腳架（Lead Frame）的 Q
13、FP（四邊伸腳）或 PLCC（四邊勾腳）者，亦漸從 HDI 板類或手執機種中迅速減少。代之而起的是有機板材的底面格列（Area Array）球腳式的 BGA 或CSP，或無腳的 LGA。甚至連晶片（Chip）對載板（ Substract）的彼此互連（Interconnection），也從打金線（Wire Bond）進步到路徑更短更直接的“覆晶”（Flip Chip; FC）技術，整體電子工業衝鋒之快幾乎已到了瞬息萬變！Hioki 公司 2001 年六月才在 JPCA 推出的“1109 Hi Tester”，為了對 1.7GHz 高速傳輸 FC/PGA 載板在 Z0 方面的正確量測起見，已不再使
14、用飛針式（Flying probe）快速移動的觸測，也放棄了 SMA 探棒式的 TDR 手動觸測（Press-type ）的做法。而改採固定式高頻短距連纜，與固定式高頻測針的精準定位，而在自動移距及接觸列待測之落點處，進行全無人為因素干擾的高精密度自動測試。在 CCD 攝影鏡頭監視平台的 XY 位移，及 Laser 高低感知器督察 Z 方向的落差落點，此等雙重精確定位與找點，再加上可旋轉式接觸式測針之協同合作下，得以避免再使用傳統纜線、連接器、與開關等仲介的麻煩，大幅減少 TDR 量測的誤差。如此已使得“1109 HiTESTER”在封裝載板上對 Z0 的量測，遠比其他方法更為精確。實際上其測
15、頭組合，是採用一種四方向的探針組（每個方向分別又有 1 個Signal 及 2 個 Gnd）。在 CCD 一面監視一面進行量測下，其數據當然就會更為準確。且溫度變化所帶來的任何誤差，也可在標準值陶瓷卡板的自動校正下減到最低。5.5 精確俐落大小咸宜此款最新上市的 1109，不但能對最高階封裝載板的 CPU 進行 Z0 量測，且對其餘的高價位 CSP、BGA、FC 等，也都能在遊刃有餘下完成逐一精測。其之待測尺寸更可從 10mm10mm 的微小，一躍而至到 500mm600mm 的巨大，劇變情勢下均能應對裕如令人激賞。未來業界也許還要對 Coupon 以外的實際訊號線要求量測Z0，此高難度的 TDR 技術，目前亦正在研發中。
