1、概述,时序逻辑电路的分析方法,第六章 时序逻辑电路,时序逻辑电路的设计,常用的时序逻辑电路,小结,时序逻辑电路的特点和描述方法,时序逻辑电路的分类,6.1 时序逻辑电路概述,特点:,时序逻辑电路的特点和描述方法,功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。,2. 电路结构上: 包含存储电路和组合电路存储器状态和输入变量共同决定输出,* 时序图（波形图）,*方程组：,* 状态转换表/状态转换图,描述方法:,时序逻辑电路的特点和描述方法,*计数器：,*寄存器：,*寄存型计数器：,计数器、寄存器、寄存型计数器,同步时序电路 异步时序电路,*同步计数器、异步计数器,*加法、减
2、法、可逆计数器,*二进制、十进制、N进制计数器,*数码寄存器 *移位寄存器,*环型 *扭环型,按动作特点分：,按功能分：,时序逻辑电路的分类,*列方程：,*根据方程列状态转换表/状态转换图,*根据状态转换表（图），说明电路功能特点,分析方法：,例题：,6.2 时序逻辑电路的分析方法,一、列出方程组,*时钟方程：,*驱动方程：,*状态方程：,*输出方程：,由给定的逻辑图写出每个触发器的时钟方程,由给定的逻辑图写出每个触发器的驱动方程 (即每个触发器输入信号的逻辑函数式),把驱动方程代入相应触发器的特性方程，得出 每个触发器的状态方程,根据逻辑图写出电路的输出方程,时序逻辑电路分析方法,若以圆圈表
3、示电路的状态，以箭头表示状态转换的方向，同时在箭头旁注明状态转换前的输入变量取值和输出值，把所有的状态转换结果列成以上形式，就得到状态转换图。,二、列出状态转换表和状态转换图,*状态转换表：,*状态转换图：,将输入变量及电路初态的取值代入状态方程(对异步时序电路只考虑时钟有效的触发器)和输出方程，得电路的次态和现态下的输出值；得到的次态作为新的初态，将这时的输入变量取值重新代入状态方程和输出方程，又得到一组新的次态和输出值。如此把全部的计算结果列成真值表的形式，就得到状态转换表。,三、画出时序图,*时序图：,在时钟脉冲序列作用下，电路状态、输出状态随时间变化的波形图叫时序图。为便于用实验观察的
4、方法检查时序电路的逻辑功能，还可以将状态转换表的内容画成时间波形的形式。,四、分析电路功能,*说明功能：,根据状态转换的特点，说明时序电路的功能。,例题1 同步时序电路的分析_1,例题2 同步时序电路的分析_2,例题3 异步时序电路的分析_1,例题4 异步时序电路的分析_2,例题5 时序电路的分析,6.2 时序逻辑电路的分析方法例题,解：,*驱动方程： *状态方程:,*时钟方程：,例题1: 分析如图所示电路的逻辑功能。,时序电路分析同步例题1,*输出方程：,* 状态方程:,* 列状态转换表,*状态转换图,时序电路分析同步例题1（续1）,00001,/C,* 输出方程：,*电路功能：,五进制 计
5、数器,*状态转换图 *波形图,时序电路分析同步例题1（续2）,/C,000,100,010,110,001,000,五进制加法计数器,同步五进制加法计数器,可自启动同步五进制加法计数器,带进位信号的,1、列出方程组,*时钟方程,*驱动方程,例题2: 分析如图所示电路的逻辑功能。,时序电路分析同步例题2,解：,*输出方程,2、列出状态转换表/转换图,时序电路分析同步例题2（续1）,*驱动方程： *状态方程:,*状态转换表,*另一种形式：,*状态转换图,3.画波形图,时序电路分析同步例题2（续2）,3、时序图:,000,100,010,110,001,101,011,000,解：,*驱动方程：,*
6、状态方程：,*时钟方程：,例题3: 分析如图所示电路的逻辑功能。,时序电路分析异步例题(例题3）,*功能: 可自启动的异步五进制加法计数器,*状态转换表 * 状态转换图,* 驱动方程：,* 时钟方程：,时序电路分析异步例题(例题3续）,* 状态方程：,1、列出方程组,* 时钟方程 * 驱动方程 * 状态方程,* 输出方程,C = Q0 Q3,例题4: 分析如图所示电路的逻辑功能。,时序电路分析异步例题（例题4）,解:,2、列出状态转换表/转换图,* 时钟方程 * 驱动方程 * 状态方程,时序电路分析异步例题(例题4续）,2-1. 状态转换表,2-2. 状态转换图,时序电路分析异步例题(例题4续
7、2）,1. 列出方程组,例题5: 分析如图所示电路的逻辑功能。,解:,时序电路分析异步例题(例题5）,转换表,2. 列出状态转换表/转换图,时序电路分析异步例题(例题5-续）,1. 列出方程组,2. 列出状态转换表/转换图,* 转换表 * 转换图,3. 功能,由A控制的2位二进制(四进制) 可逆计数器,当 A=0 进行加法计数 当 A=1 进行减法计数,4. 时序图,时序电路分析异步例题(例题5-续2）,4. 时序图,3. 功能: 由A控制的2位二进制(四进制)可逆计数器,当 A=0 进行加法计数 当 A=1 进行减法计数,时序电路分析异步例题(例题5-续3）,1. 寄存器,2. 计数器,3.
8、 寄存型计数器,4. 集成逻辑器件的功能与应用,常用时序逻辑电路,一、(普通)寄存器,二、移位寄存器,移位寄存器具有存储代码和对代码进行移位的 功能，即指寄存器里存储的代码能在移位脉冲 的作用下依次左移或右移。,定义：,定义：,寄存器用于寄存一组二值代码，用N个触发器 组成的寄存器能储存一组N位的二值代码。,输入输出方式：,代码移位方式：,寄存器,结构一: 用同步D触发器组成-(四位寄存器74LS75）,1、逻辑图 2、特点：,* 时钟CLKA、CLKB分别控制Q0、 Q1和Q2 、 Q3,* D 锁存器在CLK =1 期间有效Qi* = Di 在CLK =1 时Qi* = Qi 在CLK =
9、0 时,1. 逻辑图,2. 特点：,* 同步时钟控制,结构二: 用维持阻塞D触发器组成 -（四位寄存器74LS175）,* 带异步复位信号RD,* 触发器输出端的状态仅仅取决于CLK上升沿到达时刻D端的状态。,左移寄存器,分析：,1. 在CLK 的作用下，输入端数据DI依次送入FF3同时，寄存器中原各触发器存入的代码依次左移一位。,2. 对4 个触发器组成的寄存器，经过4个CLK 脉冲，串行输入的四位数据全部存入寄存器中。,右移寄存器,分析：(设输入数据DI =1101 ),1. 在CLK 的作用下，输入端数据DI 依次送入FF0，同时，寄存器中原各触发器存入的代码依次右移一位。,2. 对4个
10、触发器组成的寄存器，经过4个CLK 脉冲，串行输入的四位数据全部存入寄存器中。,右移寄存器的另一种电路形式,1 101,右移寄存器,分析：,2. 在CLK 的作用下，输入端数据DI 依次送入FF0 ，同时，寄存器中原各触发器存入的代码依次右移一位。,3. 对4 个触发器组成的寄存器，经过4 个CLK 脉冲，串行输入的四位数据全部存入寄存器中。,1. 由JK 触发器构成。,输入输出方式,串入：数据仅由最低或高位(FF0/FF3)依次输入，称为: 串行输入方式。,并入：全部数据同时输入，称为: 并行输入方式。,串出：数据仅由最低/高位(FF0/FF3)依次输出，称为: 串行输出方式。,并出：全部数
11、据同时输出，称为: 并行输出方式。,* 四种方式：,* 输入方式,* 输出方式,作用与分类：,计数器:,同步计数器,异步计数器,集成计数器,计数器,计数器作用与分类,作用: 用于计数、分频、定时、产生节拍脉冲等 分类：,二进制加法计数器,二进制减法计数器,十进制加法计数器(74160),十六进制加法计数器(74161),可逆计数器,同步计数器,表明:,*实现的基本方式： 由T触发器或T 触发器构成。,同步二进制加法计数器,*加1运算:,（2）多位数加1，若第i位以下均为1时，则第i位数码的状态要改变,*常用计数器芯片：中规模集成的4位同步二进制计数器74161,*同步二进制加法计数器,时钟方程
12、： 驱动方程：,状态方程： 输出方程：,同步4位二进制加法计数器,*状态转换表:,*状态转换图:,同步4位二进制加法计数器,分析：,由状态转换图和时序图看出，每输入16个计数脉冲计数器工作一个循环，并在输出端C产生一个进位输出信号，所以又把这个电路叫做十六进制计数器。若计数输入脉冲的频率为fclk，则Q0、Q1、Q2和Q3端输出脉冲频率依次为1/2fclk、1/4fclk、1/8fclk和1/16fclk。针对计数器的这种分频功能，也把它叫做分频器。,同步4位二进制加法计数器,根据二进制减法规则，在n位二进制减法计数器中，只有当第i 位以下各位触发器同时为0时，再减1才能使第i 位触发器翻转。
13、,同步二进制减法计数器可用T触发器组成，也可用T触发器组成。,同步二进制减法计数器,如：,* 同步二进制减法计数器,时钟方程： 驱动方程：,状态方程： 输出方程:,同步二进制减法计数器,状态转换表/图,同步二进制减法计数器,分析：,由状态转换图和时序图看出，每输入16个计数脉冲计数器工作一个循环，并在输出端B产生一个借位输出信号，所以又把这个电路叫做十六进制减法计数器。若计数输入脉冲的频率为fclk ，则Q0、Q1、Q2和Q3端输出脉冲频率依次为1/2f clk 、1/4f clk 、1/8f clk和1/16f clk，针对计数器的这种分频功能，也把它叫做分频器。,同步二进制减法计数器,可逆
14、计数器,完成加法或减法计数功能的计数器。,* 加/减控制式:,* 双时钟控制式:,典型器件_74LS191,控制信号:U/D U/D=0 进行加法计数U/D=1 进行减法计数,控制方式:,典型器件_74LS193,可逆计数器,74LS160 （十进制加法计数器） 74LS161 （十六进制加法计数器） 74LS191 （单时钟同步十六进制加/减计数器） 74LS193 （双时钟同步十六进制加/减计数器）,集成寄存器: 74LS194 （四位双向移位寄存器）,若干集成器件的分析：,集成逻辑器件的一般表示方法：,* 功能表 * 逻辑符号 * 管脚图,集成逻辑器件及其应用,集成计数器:,集成逻辑器件
15、及应用：,集成逻辑器件 74160：,*逻辑符号： *管脚图：,*逻辑功能: 同步十进制加法计数器,*电路图、状态转换表/图、时序图,*功能表 （功能表及控制端作用与74161相同）,同步十进制加法计数器（74LS160）,74LS160是一种中规模集成的同步十进制计数器。,74LS160除了具有加法计数功能外，还具有预置数、保持和置零等附加功能。,状态转换表,状态转换图/时序图,*状态转换表：,同步十进制加法计数器（74LS160）,*状态转换图 *波形图,*状态转换图:,* 时序图:,同步十进制加法计数器（74LS160）,集成逻辑器件 74161：,*逻辑功能: 十六进制加法计数器,*逻
16、辑符号： *管脚图：,*电路图、状态转换表/图、时序图,*功能表 （功能表及控制端作用与74160相同）,同步十六进制加法计数器(74LS161）,状态转换表和时序图,74LS161是一种中规模集成的同步4位二进制计数器（亦称：十六进制加法计数器）。,74LS161除了具有加法计数功能外，还具有预置数、保持和置零等附加功能。,*状态转换表：,*时序图,同步十六进制加法计数器（74LS161）,*计数控制端ET、EP :* 当EP=1,ET =1 计数器做加法计数,74161/74160的逻辑功能表:,74LS161的应用,*异步清零信号RD : 当RD =0时 Qi=0 清零,*同步并行置数端
17、LD :当LD=0 在CLK 作用下 Qi*= di 预置数,集成计数器74161 / 74160,输出Q i,RD CLK LD EP ET,D0 D1 D2 D3,01111,0111,10,110,d0 d1 d2 d3, ,0,di,递增计数,保持,保持( C=0), , , ,* 当EP=0,EP =1 计数器保持(不计数) * 当EP=,EP =0 计数器保持(进位信号C清零),例1：分析图1所示电路的逻辑功能。,例2：分析图2所示电路的逻辑功能。,图1 图2,例4：用74161的异步清零端设计十一进制加法计数器,例3: 分析如图所示电路的逻辑功能。,集成计数器74LS161应用1
18、,例1：分析图1所示电路的逻辑功能。,解：1. 画出电路的状态转换图,2.说明电路逻辑功能: 十六进制加法计数器,集成计数器74LS161应用（例题1）,例2：分析图2所示电路的逻辑功能。,解：1. 分析,3. 说明电路的逻辑功能: 十一进制加法计数器,集成计数器74LS161应用（例题2）,当状态Q3Q2Q1Q01010时，LD=0有效，使Q3Q2Q1Q0= D3D2D1D0=0000。,2. 画出电路的状态转换图,例3：集成计数器74LS161构成电路如图所示,写出电路 的状态转换图,分析电路的逻辑功能。,集成计数器74LS161（例题3）,左图:,过渡状态,设计M进制计数器的方法:,-置
19、数法 置零法,右图:,七进制计数器,六进制计数器,0110,当状态Q3Q2Q1Q00110时，LD=0，有：Q3Q2Q1Q0= D3D2D1D0=0000。,例4：用74161的异步清零端RD 端构成十一进制加法计数器,* 利用74161的RD、LD 和 C 端可生成任意进制的计数器,解：1. 列出十一进制加法的状态转换图,2. 画电路的连接图,集成计数器74LS161应用（例题4）,逻辑功能：单时钟同步十六进制加/减计数器。,集成计数器74LS191,*逻辑符号： *管脚图：,电路图及功能表,状态转换表/图,集成计数器74LS191,集成器件_74LS191-单时钟同步十六进制加/减计数器,
20、电路构成特点:,加法减法,集成计数器74LS191,74LS191功能表：,分析：,* 74191是十六进制加/减计数器。除了能做加/减计数外，还有一些附加功能：,* LD为异步预置数控制端。当LD0时，电路为预置数状态，有：Qi=Di 。,* S是使能控制端，当S1时， T0T3全部为0，状态保持不变。,* C/B是进位/借位信号输出端，当计数器做加法计数，且Q3Q2Q1Q01111时，C/B=1 有进位输出当计数器做减法计数， Q3Q2Q1Q0 0000时，C/B=1 有借位输出。,* CLK0是串行时钟输出端，当C/B1时，在下一个CLK1 上升沿到达前, CLK0端有一个负脉冲输出。,
21、分析(续)：,74LS191 功能表：,74191可逆计数器(分解图_Q1),状态转换表/图,功能分析,时序图,状态转换图：,74191(十六进制可逆计数器),时序图,74191时序图（例）,功能表：,加计数,减计数,保持,集成器件_74LS193,功能: 双时钟同步十六进制加/减计数器。,电路构成特点:,CLK= CLKU + CLKD 加法计数脉冲 减法计数脉冲,集成器件_74LS193,逻辑功能： 四位双向移位寄存器,集成寄存器74LS194,逻辑符号： 功能表、功能说明及电路图,74LS194的应用,*通过控制S1S2 , 选择194的工作状态*,移位寄存型计数器与74LS194,集成
22、器件_74LS194,器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能,集成器件_74LS194电路及分析,集成器件_74LS194分析,74LS194的逻辑功能表：,集成寄存器74LS194功能表,* RD为异步清零控制端，当RD 0时，寄存器全部清零。,* 当RD 1时，在CLK 的作用下，由控制信号S1，S0决定状态(保持、左移、右移、并行)，输入端数据DI可依次送入FF3或FF0或并行输入。同时，在CLK 作用下，寄存器中原各触发器存入的代码依次左移或右移一位。,保持,左移,右移,并行置数,74LS194的逻辑功能表:,集成寄存器74LS194应用,并行置数,右移
23、,左移,例1: 74LS194构成四位环型计数器,例2: 74LS194构成四位扭环型计数器,寄存型计数器与74LS194,二进制加法计数器,二进制减法计数器,十进制加法计数器,异步计数器,异步二进制加法计数器,异步计数器在做“加1”计数时是采取从低位到高位逐步进位的方式工作的。因此，其中的触发器不是同步翻转的。,异步计数器在做“加1”计数时是采取从低位到高位逐步进位的方式工作的。因此，其中的触发器不是同步翻转的。,构成方法：,按照二进制加法计数规则，每一位如果已经是1，则再记入1时应变为0，同时向高位 发出进位信号，使高位翻转。,若用下降沿动作的T触发器组成计数器，则只要将低位触发器的Q端接
24、至高位触发器的时钟输入端就行了。当低位由1变为0时，Q端的下降沿正好可以作为高位的时钟信号。,若用上升沿触发的T触发器组成计数器，每一级的触发器的进位脉冲应改由Q端输出。,*电路图及方程组,*状态转换表及时序图,异步二进制加法计数器,时钟方程： 驱动方程： 状态方程：,状态转换表 时序图,分析如图所示异步三位二进制加法计数器,*状态转换表：,*时序图：,异步二进制加法计数器,异步二进制减法计数器,*时钟方程： *驱动方程： *状态方程：,*状态转换表 *时序图,分析如图所示异步三位二进制减法计数器,*状态转换表：,*时序图：,异步二进制减法计数器,等效 十进制数,异步十进制加法计数器是在4位异
25、步二进制加法计数器的基础上加以修改而得到的。修改时要解决的问题是如何使4位二进制计数器在计数的过程中跳过从1010到1111这6个状态。,异步十进制加法计数器,*状态转换表 *时序图,*方程组,*时钟方程： *驱动方程： *状态方程：,异步十进制加法计数器,*输出方程：,分析如图所示异步十进制加法计数器,*状态转换表：,异步十进制加法计数器,*时序图：,*带异步控制端的74290,异步十进制加法计数器-74290,异步十进制加法计数器,异步十进制加法计数器74290-含异步控制端,*二五十进制异步加法计数器74290,功能：, 异步清零(R01、R02高电平有效）, 异步置数（ S01、S02
26、高电平有效。置9-1001）, 计数（二五十进制）,逻辑符号：,电路特点：,二进制计数器的时钟输入端为CP1，输出端为Q0； 五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。,74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。,如果将Q0与CP2相连，CP1作时钟脉冲输入端，Q0Q3作输出端，则为8421BCD码十进制计数器。,*74290构成二进制的连接方式：,*74290构成五进制的连接方式：,*74290构成十进制的一般连接方式：,构成任意进制计数器,用已有的N 进制计数器器件，构成M 进制计数器。,2. NM 的情况（多片计数器级联扩容）,1. NM 的
27、情况（单片集成计数器实现）,构成,序列信号发生器,脉冲分配器,分频器,集成器件的应用,1. 任意进制计数器的构成 ( NM ),原理：计数循环过程中设法跳过NM个状态。 具体方法：*置零法 *置数法,归纳分析:,设原有的计数器为N进制，当它从全0状态S0开始计数并接收了M个计数脉冲后，电路进入S M状态。如果将S M状态译码产生一个置零信号加到计数器的异步置零输入端，则计数器将立即返回S0状态，这样就可以跳过NM个状态而得到M进制计数器。,置零法(复位法),适用范围： 有异步置零输入端的计数器,工作原理：,工作示意图：,例：用异步置零法将74LS160接成六进制计数器,例1：下图为由计数器74
28、160和逻辑门电路连接成的电路。试分析其逻辑功能。,分析：,1. 画出状态转换图：,2.分析电路功能:,异步置零法-例题,例：下图为由计数器74160和逻辑门电路连接成的电路。试分析其逻辑功能。,*电路：,*状态转换图：,*改进,六进制计数器,无效状态 电路可自启动,过渡状态,异步置零法-例题-续,如图：,3 、结论：,该电路的功能是：六进制加法器,当状态Q3Q2Q1Q00110时，RD=0有效， 使Q3Q2Q1Q0回复到0000，共有6个有效状态。,3. 电路功能：,*改进,异步置零法-例题-续,改进前: (置0信号作用时间短),改进后: (使置0信号作用维持在CLK=1的时间里),异步置零
29、法-改进方法,置数法是通过给计数器重复置入某个数值的方法来跳越NM个状态的。,置数法(置位法),适用范围： 有预置数功能的计数器,工作原理：,工作示意图：,例：用同步置数法将74LS160接成六进制计数器,例：用同步置数法将74LS160接成六进制计数器,电路图1：,当状态Q3Q2Q1Q00101时，LD=0有效，使Q3Q2Q1Q0回复到0000。 有6个有效状态。,分析： 1.数据端置入0000,2.状态转换图,3.电路功能,六进制加法器,同步置数法1,例：用同步置数法将74LS160接成六进制计数器,电路图2：,分析: 1.数据端置入1001,当状态Q3Q2Q1Q00100时，LD=0有效
30、，使Q3Q2Q1Q0到1001。 有6个有效状态。,2.状态转换图：,3.电路功能：,六进制计数器,同步置数法2,集成计数器（构成任意进制计数器）,设计M进制计数器的方法:,-置数法 置零法,任意进制计数器的构成 ( NM ),(1). 串行进位与并行进位,(2). 整体置零与整体置数,* M=N1N2 : 用置零法或置位法分别接成N1和N2两个计数器,* M不可分解: 采用整体置零和整体置数法：,N1和N2间的连接有两种方式： a. 串行进位方式 b. 并行进位方式,先接成 M M 的计数器，然后再采用置零或置数的方法置成M进制。,2. 任意进制计数器的构成 ( NM ),例：用两片7416
31、0接成一百进制计数器。,串行进位设计思路: 在串行方式中，以低位片的进位输出信号作为高位片的时钟输入信号。,串行进位电路：,并行进位设计思路: 在并行方式中，以低位的进位输出信号作为高位片的功能控制(EP、ET)信号。,并行进位电路：,*异步方式 *EP、ET=1,*同步方式 *EP2、ET2=C1,(1). 串行进位和并行进位法,(2). 整体置零和整体置数,例：用两片74160接成二十九进制计数器。,*整体置零设计思路：用串行或并行方式将2片160接成百进制，然后用29的状态同时控制各片的异步复位信号（RD），产生二十九进制。,*整体置数设计思路：用串行或并行方式将2片160接成百进制，然
32、后用28的状态同时控制各片的同步置位信号（LD），产生二十九进制。,分析：,1、列出74160功能表(略),2、画出状态转换图：,例3：下图为由计数器74160和逻辑门电路连接成的电路。试分析其逻辑功能。,如图：,当状态Q3Q2Q1Q01001时，进位C1，LD0有效，使Q3Q2Q1Q0D3D2D1D00100，共有6个有效状态。,3 、结论：,该电路的功能是：六进制加法器,2、画出状态转换图：,环型计数器(图为三位环型计数器),分析,分析,寄存型计数器,扭环型计数器(图为三位扭环型计数器),分析:,* 电路特点:,* 状态转换图: (设初态Q0Q1Q2=100),* 此环型计数器不可自启动,
33、CPi=CLK (同步) Qi*= Qi-1 , Q0*=Q2,环型计数器(图为三位环型计数器),寄存型计数器环型计数器,分析:,* 此扭环型计数器不可自启动,* 电路特点:,寄存型计数器扭环型计数器,扭环型计数器(图为三位扭环型计数器),CPi=CLK (同步) Qi*=Qi-1 , Q0*=Q2,* 状态转换图: (设初态Q0Q1Q2=100),时序逻辑电路的设计方法,利用集成时序逻辑器件的设计,时序逻辑电路的自启动设计,时序逻辑电路的设计,时序逻辑电路设计的一般方法,设计的一般步骤:,例题,时序逻辑电路的设计,设计的一般步骤:,例题,1. 画出基本电路图和状态转换图(有效循环、无效循环）
34、,2. 修改无效状态的状态转换关系,* 引导方法：最少的状态变化，改变反馈信号,3. 画修改后的次态卡诺图，求反馈逻辑,4. 检查修改后的逻辑功能，画修改后的逻辑图,时序逻辑电路的自启动设计,扭环型计数器(图为三位不可自启动的环型计数器),分析:,* 画修改后的次态卡诺图,* 求反馈逻辑（Q0*= Q2+ Q0 Q1 ）,可自启动的扭环型计数器的设计,* 状态转换图: (设初态Q0Q1Q2=100),例1：设计一个带进位的五进制计数器,例2：设计一个序列信号发生器,在CLK作用下 周期性输出“010110”的序列信号。,例3：设计一个能自启动的三位扭环型计数器,时序逻辑电路的设计方法例题,利用
35、集成时序逻辑器件的设计,如：利用74LS161/160生成任意进制计数器利用74LS194生成移位寄存型计数器利用74LS161和译码器(门电路,数据选择器)生成序列信号发生器,时序逻辑电路的设计方法,时序逻辑电路的描述方法和分析,* 方程组：时钟方程、驱动方程、状态方程、输出方程,* 状态转换表/图,* 时序图（波形图）,* 分析功能,时序逻辑电路的特点和分类,* 特点: 与过去状态有关。含触发器,* 分类:,动作：同步/异步 功能：计数器/寄存器/环型、扭环型计数器,小结,（ *同步/异步二进制计数器电路特点: 驱动方程、时钟方程） （ *移位寄存器电路特点、状态转换特点） （ *环型、扭
36、环型电路特点、状态转换特点）,* 功能表: (器件的逻辑功能及控制端的作用),* 集成寄存器:,集成逻辑器件功能及应用,（利用RD、LD和C 端构成任意进制计数器）,（利用DIR、DIL 端构成左移、右移、(扭)环型计数器）,*74LS161-同步十六进制 *74LS160-同步十进制计数器74LS191-同步十六进制加/减计数器74LS290-异步二-五-十进制计数器,74LS194_四位双向移位寄存器,* 集成计数器:,小结（续）,* 列状态转换图(或表) 、对状态编码 * 画次态卡诺图 方程组（状态方程、 驱动，输出） * 画逻辑图及检查（功能、自启动）,时序逻辑电路的设计,自启动修改设计* 修改无效状态的状态转换关系* 画修改后的次态卡诺图，求反馈逻辑* 检查修改后的逻辑功能，画修改后的逻辑图,自启动分析（无效状态，无效循环）,时序逻辑电路的自启动分析及设计,小结（续）,
