同步时序电路设计.ppt

1、同步时序逻辑电路设计,目的与要求： 1. 掌握同步时序电路的设计方法 2. 通过举例、做练习掌握方法。 重点与难点： 1. 同步时序电路的状态设定、状态化简、状态分配 2. 同步时序电路设计中驱动方程的求解 3. 能否自启动的判断,设计步骤： 1根据设计要求，设定状态，画出原始状态转换图。 2状态化简 3状态分配，列出状态转换编码表 4选择触发器的类型，求出状态方程、驱动方程、输出方程 5根据驱动方程和输出方程画逻辑图。 6检查电路有无自启动能力,同步时序逻辑电路设计,同步时序电路的设计是分析的逆过程。是根据对设计要求分析得到的状态图，设计出同步时序逻辑电路的过程。,1. 建立原始状态图,原始

2、状态图：直接从设计命题的文字描述得到的状态图。状态图和状态表能反映同步时序电路的逻辑功能，所以它是设计同步时序电路的依据。 建立原始状态图的步骤： 假定一个初态S0 。从S0出发，每加入一个要记忆的输入信号，就用其次态“记忆”，并标出相应的输出值。 （该次态可能是S0本身，也可能是另一个已有的状态，也可能是新增的状态。）重复直到没有新的状态出现，并且从每个状态出发，输入的各种可能取值引起的状态转移一一考虑。,例1. 按下图作出101序列检测器的Mealy型原始状态图和状态表。（当输入序列出现101时，输出Z=1，否则Z=0）,解：电路必须记住1、10、101三种输入情况，因此把需要记忆的每一种

3、输入情况与电路的一个状态相对应。 假定电路的初始状态为S0： 1）输入X=1，电路状态由S0转移到S1，输出Z=0； 2）再输入X=0，电路状态由S1转移到S2，输出Z=0； 3）接着输入X=1，电路状态由S2转移到S3，输出Z=1。 由此可得部分状态图。(只考虑了输入“101”的情况，实际上当电路处于某一状态时，输入X可能为1，也可能为0。因此这个状态图是不完整的，称部分原始状态图。),1,1,0,1,1,0,1,1,4）由部分原始状态图，对每个状态进行分析得到完整的原始状态图，根据原始状态图可得到原始状态表。,当电路处于初始状态S0，若输入为0，电路应停留在S0，因为“101”序列不是从0

4、开始。 当电路处于S1态时（已经收到1序列），若输入为1，状态应保持S1，因为它可能是下一个“101”的开始。 当电路处于S2态时（已经收到10序列），若输入为0，则不是要检测的序列，电路返回到S0态，准备重新开始检测101序列。 当电路处于S3态时（已经收到101序列），若输入为1，则可能是另一个101的开始，应转移到S1态；若输入为0，从给定的典型输入输出序列看，输入序列101中最后的“1”可能是新的101序列中的第一个1，因此状态应从S3转移到S2，而不是转移到S0。,通过上述分析，就可得到完整的原始状态图。,原始状态图的画法举例,例1、某序列检测器有一个输入端X和一个输出端Z。输入端X

5、输入一串随机的二进制代码，当输入序列中出现011时，输出Z产生一个1输出，平时Z输出0。试做出该序列检测器的原始状态图。（mealy型实现）,S0,S1,S2,S3,1/0,0/0,1/1,1/0,0/0,0/0,1/0,0/0,完全确定状态表：状态表中的次态和输出都有确定状态和确定的输出值。,例2、设计一个用于引爆控制的同步时序电路，该电路有一个输入端X和一个输出端Z。平时输入X始终为0，一旦需要引爆，则从X连续输入4个1信号（不被0间断），电路收到第4个1后在输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被炸毁。试建立该电路的mealy型状态图。,S0,S1,S2,S3,1/0,1

6、/0,1/0,1/1,d,不完全确定状态表：存在任意项的状态表。,一般情况下，不要求在状态图中标出任意项，这些不可能出现的情况是隐含的。或者说，在状态图中，凡没有表示的情况都是不可能出现的，因此状态图不分完全确定状态图和不完全确定状态图。在完整的原始状态图和状态表中，状态的数目可能有冗余。因此需要进行状态化简。,2.状态化简,从原始状态表中消去冗余状态，得到最小化状态表的过程。即使状态表不仅能表征逻辑命题的全部要求，且状态数又最少。 1）完全确定状态表的化简（建立在“状态等效”的概念上） 等效状态：对所有可能的输入序列，分别从状态S1和S2出发，所得到的输出响应序列完全相同，则S1、S2等效，

7、或称S1、S2是等效对，记作(S1，S2)。等效状态可以合并。 等效状态的传递性：若(S1，S2)、(S2，S3),则(S1，S3)。记作：(S1，S2)，(S2，S3)(S1，S2，S3) 等效类：彼此等效的状态集合。 最大等效类：不包含在其它等效类中的等效类或状态。 状态化简的根本任务就是从原始状态表中找出最大等效类集合。其关键是要找出原始状态表中所有等效状态对。,S i和S j等效的条件,（1）其输出完全相同； （2）其次态满足下列条件之一： 次态相同次态交错：即在某种输入取值下，Si的次态为Sj，而Sj的次态为Si。次态循环：即次态之间的关系构成闭环。如：Si，SjSk，Sl，而Sk，

8、SlSi，Sj 次态对等效：如S1和S2的次态对为S3，S4，S3和S4满足等效的2个条件（输出完全相同，次态相同/交错/循环） 化简方法： 1）观察法：适用于简单状态表化简。 2）隐含表法：基本思想是两两比较原始状态表中的所有状态，找出等效状态对，再利用传递性，得到等效类和最大等效类，合并最大等效类中的状态，得到最小化状态表。,例3、观察法化简下列状态表,例4、隐含表法化简下列状态表,隐含表：直角三角形网格。 横向从左到右依次标注1n-1个状态名， 纵向从上到下依次标注2n个状态名。,1,解：1）作隐含表。2）顺序比较，寻找等效状态对。,比较结果有状态对等效、不等效、不能确定三种。等效时在相

9、应方格填“” ；不等效时在相应方格填“”，不能确定时，将次态对填入相应方格,CF,X,X,X,X,BE,解：1）作隐含表。2）顺序比较，寻找等效状态对。,比较结果有状态对等效、不等效、不能确定三种。等效时在相应方格填“” ；不等效时在相应方格填“”，不能确定时，将次态对填入相应方格,AB CF AE BE AE (次态循环)CF BE AE CF DG CD DE ,解：3）关联比较，确定等效状态对,所以，等效对为(A,B)、(A,E)、(B,E)、(C,F)。 它们属于两个等效类： (A,B,E)、(C,F)。,状态D，G没有与它们等效的 状态，因此各自单独构成一个最 大等效类。,原状态表中

10、所有最大等效类是：(A,B,E)、(C,F)、(D)、(G),解：4）确定最大等效类，作最小化状态表。,2）不完全确定状态表的化简（建立在“状态相容”的概念上）,相容状态：对所有的有效输入序列（长度和结构任意），分别从状态S1和S2出发，所得到的输出响应序列（除不确定的那些位之外）是完全相同的，则S1和S2相容，或称S1、S2是相容对，记作（S1，S2）。 相容状态无传递性：若S1，S2相容，S2，S3相容，但S1，S3不一定相容。 相容类：所有状态之间都是两两相容的状态集合。 最大相容类：不包含在其它相容类中的相容类。,相容的条件： （1）输出完全相同，或者其中的一个(或2个)输出为任意值

11、（2）次态满足下列条件之一：次态相同 次态交错 次态循环 其中的一个或二个为任意状态 次态对相容,不完全确定状态表的化简过程分为：作隐含表寻找相容对；作状态合并图找最大相容类；作最小化状态表3个步骤。,状态合并图：将不完全确定状态表的状态以“点”的形式均匀地绘在圆周上，然后把所有相容对都用线段连接起来而得到的图。因此，所有点之间都有连线的多边形就构成一个最大相容类。,覆盖性：所选相容类集合应包含原始状态表的全部状态。 最小性：所选相容类集合中相容类个数应最少。 闭合性：所选相容类集合中的任一相容类，在原始状态表中任意输入条件下产生的次态应该属于该集合中的某一个相容类。 最小闭覆盖：同时具备最小

12、、闭合、覆盖三个条件的相容类（包括最大相容类）集合。不完全确定状态表的化简就是寻找一个最小闭覆盖。 闭覆盖表：反映闭合和覆盖这两个性质的表。,例5、简化下列状态表。,解：1）作隐含表，寻找相容状态对。 (A,B)，(A,F)，(B,C)，(B,D)，(B,E)，(B,F) (C,D)，(C,E)，(C,F)，(D,F)，(D,E)，(E,F),例5、简化下列状态表。,解：1）作隐含表，寻找相容状态对。(A,B)，(A,F)，(B,C)，(B,D)，(B,E)，(B,F)(C,D)，(C,E)，(C,F)，(D,F)，(D,E)，(E,F)2）作状态合并图，求最大相容类。(A,B,F)状态合并图

13、，(B,C,D,E,F),3）作最小化状态表可任选一组能覆盖原始状态所有 状态的相容类来作闭覆盖表。,3）作最小化状态表,如若选择（A，B，F）和（B，C，D，E，F）作闭覆盖 表。可以看出这两个相容类集合覆盖了原始状态表的全部状 态，而且每个最大相容类在任何一种输入情况下的次态组合 完全属于最大相容类集合中的一个相容类。因此满足闭合和 覆盖条件。此外最大相容类的数目已最少，满足最小条件。,3）作最小化状态表,选择（A，B，F）和（B，C，D，E，F）作闭覆盖表。,闭覆盖表画法是：在表的左边自上而下列出所选最大相容类，表的中间覆盖部分自左到右列出全部状态，表的右边闭合部分列出各相容类在输入各种

14、取值组合下的次态组合。,3）作最小化状态表,若用A代替状态A、B、F；C代替状态B、C、D、E、F,可得最小化状态表：,3.状态编码（状态分配）,状态编码就是给最小化状态表中的每个字母或数字表示的状态指定一个二进制代码，形成二进制状态表。 编码的目的：用触发器实现状态表。 编码的任务：确定编码的长度（二进制位数或）；寻找一种最佳或接近最佳的状态分配方案。 最小化状态表的状态数N与状态编码长度n的关系：编码方案将会影响输出函数、激励函数的表达式，从而影响电路的复杂程度。,状态分配的基本原则,1）在相同输入条件下具有相同次态的现态，应尽可能分配相邻的二进制代码。 2）在不同输入条件下，同一现态的次

15、态应尽可能分配相邻的二进制代码。 3）输出完全相同的现态应尽可能分配相邻的二进制代码。 4）最小化状态表中出现次数最多的状态应分配逻辑0。,通常，第一条原则较重要，需优先考虑。上述原则和优先次序的考虑，目的是使次态函数和输出函数在卡诺图上“1”的分布是相邻的，使函数表达式最简。,例6、对下列状态表进行状态编码。,解：1）确定编码长度有4个状态（N=4），所以编码长度为n=2。即需要两个触发器，假设触发器状态变量为y2和y1。2）确定状态分配方案 原则1：状态A、B分配相邻代码；A、C也应分配相邻代码。 原则2：状态C和D、C和A、B和D、A和B应分配相邻代码。 原则3：状态A、B、C应分配相邻

16、代码。 原则4：状态A分配逻辑0，即A的编码为y2y1=00。 注意：满足状态分配原则的方案不一定是唯一的。,4.确定激励函数和输出函数,依据状态分配得到的二进制状态表和所选定的触发器的激励表或次态方程求出激励函数表达式和电路的输出函数表达式。,例7.用JK触发器实现下列二进制状态表，确定其激励函数和输出函数表达式。,解：1）确定激励函数表达式由二进制状态表得次态方程为：,2）确定输出函数表达式,5.画逻辑电路图,1）先画出所选的触发器， 并按状态表中状态变量的顺序给FF编号。 2）根据激励函数表达式和输出函数表达式画出组合逻辑部分的电路图。 3）画出同步时钟信号线。,6.检查逻辑电路能否自启

17、动,若设计的电路存在无效状态，应检查电路进入无效状态后，能否在时钟脉冲的作用下自动返回有效状态工作。若能回到有效状态，则电路有自启动能力；若不能，则需修改设计，使电路具备自启动能力。,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,时序电路的设计步骤小结,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,同步时序逻辑电路设计举例,例1、按下面状态图设计同步时序电路。,例1、按下面状态图设计同步时序电路。,解：1）根据状态数确定触发器的数目：由状态图知，其每个状态有两个数码，故可用两个触发器。其变量可用Q1，Q0表示； 2）根据状态图列出状态表：列表

18、时将自变量的所有组合全部列出来，其中当Q1nQ0n=01的状态为不出现，其输出可看作任意项处理。,d,d,d,3）选择触发器并确定各触发器的输入方程可根据上面状态表画出如下的卡诺图：,根据上面的卡诺图可写 出各触发器的次态方程为：,假设选择JK触发器，则将上式与JK触发器的特征方程进行比较可得其驱动（激励）方程为： J0=xQ1n K0=x J1=x K1=xQ0n,z,4）求输出函数 由上面的卡诺图可写出输出函数为： z=xQ0n,5）画出逻辑图。,驱动（激励）方程：J0=xQ1n K0=x J1=x K1=xQ0n 输出函数为： z=xQ0n,6）检查该电路是否可以自启动。在该设计中状态0

19、1没有出现，须验证该状态能否进入有效的循环。将x为0和1及状态01分别带代入上面各触发器的次态方程，如下：Q1nQ0n=01、x=0时，z=0， Q1n+1Q0n+1=01，状态不变。Q1nQ0n=01、x=1时，z=1， Q1n+1Q0n+1=10，状态转移。,从图上可看出该电路可以实现自启动，故设计是可行的。,1,建立原始状态图,例2、设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求时钟、输出、 状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF

20、0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,电路有一个无效状态111，将该状态代入状态方程得其次态为000。说明一旦电路进入无效状态时，只要经过一个计数脉冲CP，电路变进入有效状态000。因此，该电路具有自启动能力。,例3. 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X：101100111011110 输出Y：000000001000110,1,建立

21、原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态

22、化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。,S0=00S1=01S2=10,4,选触发器，求时钟、输出、 状态、驱动方程,输出方程,状态方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：,比较，得驱动方程,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动,例4、设计一个脉冲序列为10100的序列脉冲发生器。,解：1）根据设计要求设定状态、画出状态转移图。由于串行输出Y的脉冲序列为10100，故电路应有5个状态，即N=5。分别用S0，S1，S4表示。输入第一个时钟脉冲CP时，状态由S0转到S1

23、，输出Y=1；输入第二个时钟脉冲CP时，状态由S1转到S2，输出Y=0；，依次类推。得状态图如下：,2）状态分配,因为N=5，所以n=3。即采用3个触发器。若采用三位自然二进制加法计数编码，可得状态转换编码表。,3）选择触发器类型，求输出方程、驱动方程、状态方程。根据状态转换编码表，可得次态、输出函数卡诺图。,4）根据输出方程和驱动方程画逻辑图,5）检查电路能否自启动该电路的三个无效状态101、110、111代入状态方程计算后分别得到010、010、000，都为有效状态。说明一旦电路进入无效状态，只要继续输入一个时钟脉冲CP，电路便可自动返回有效状态工作，具有自启动能力。,同步时序电路自启动设

24、计方法,前面的设计过程是在最后一步对电路自启动与否进行判断，如果不能自启动就需重新进行设计。如果一开始进行设计时就能知道所设计的电路能否自启动，到最后也就没有必要再进行判断是否能自启动了，那么怎么解决这个问题呢？,同步时序电路自启动设计方法,例6、设计一个按顺000001010100101111000循环的自启动同步时序逻辑电路。 解：可以看出该时序电路有三个触发器，其共有8个状态。而现在仅使用了：000,001,010,100,101,111共六个状态，而011,110为无效。如果这两个无效状态的次态落在有效 状态上，那么该时序电路就可以自启动。解决的办法是一开始就选定这两个无效状态的次态，

25、而不是将这两个状态作为任意状态进行处理，并且这两个状态的次状态必须是有效状态中的一个，这样一来问题就解决了。具体设计步骤如下：,1）确定触发器的个数。从上面的状态可以看出有3个变 量，故只须三个触发器即可。,2）根据状态图写出状态表。在这个例子中没有输入、输 出，是一个典型的摩尔型时序电路，其状态表如下：,3）根据状态表写驱动方程由状态表列出以次态为因变量的卡诺图经过化简后就 得到次态方程。,Q2n+1,Q1n+1,Q0n+1,Q2n,Q2n,Q2n,Q1n Q0n,Q1n Q0n,Q1n Q0n,用JK触发器来实现时序电路时，画卡诺圈应注意在每一项中包含对应输出的原态，即Q2n+1中包含Q2n项，可以是原变量或反变量的形式。,0,4）根据上面的输入方程画出逻辑图 。（略） 进一步研究 上述设计过程解决了自启动问题，但电路不是最简的。 若要得到最简的电路，只须在绘制卡诺图时重新调整任意 项的取值，使其在有效状态中或经过几个无效状态后进入 有效状态，这样得到的电路将是最简的电路。如：110的 次态选在000，011的次态选在100就可得到最简的电路。,0,0,0,0,