1、工程硕士学位论文DVB-S2 中 BCH 码编译码器设计与仿真实现硕士生姓名 （姓名）学科领域 （领域名称）研究方向 （研究方向名称）指导教师 （导师姓名 职称）（协助导师姓名 职称）国防科学技术大学研究生院基于在线社会网络的装备信息获取关键技术研究 国防科学技术大学研究生院The designation and simulation of BCH encoder and decoder in DVB-S2 Candidate：（Candidates Name）Advisor：（Advisors Name）A thesisSubmitted in partial fulfillment of
2、the requirementsfor the professional degree of Master of Engineeringin （Domain Title）Graduate School of National University of Defense TechnologyChangsha，Hunan，P.R.China（January ，2013）第 i 页目 录摘 要 .ivABSTRACT .iv第一章 绪论 .41.1研究背景 .41.2国内外研究现状 .41.3课题研究内容 .41.4文章组织结构 .4第二章 BCH 码的编码原理和算法研究 .42.1DVB-S2 的
3、纠错码技术 .42.2BCH 码的编译码原理 .42.2.1 数学基础 .42.2.2 线性分组码 .42.2.3 循环码 .42.2.4 BCH 码 .42.3BCH 码的纠错原理 .42.3.1 信道编码定理 .42.3.2 有限域理论 .4第三章 DVB-S2 中 BCH 算法的研究 .43.1编码算法 .4第 ii 页3.1.1 矩阵运算编码算法 .43.1.2 多项式运算编码算法 .43.2译码算法 .43.2.1 伴随式计算 .43.2.2 求错误位置多项式 .43.2.3 求 的根并纠错 .4()x第四章 高速 BCH 码编译码器设计 .44.1编码器设计 .44.1.1 串行编
4、码器设计 .44.1.2 并行编码器设计 .44.2译码器设计 .44.2.1 有限域乘法器的设计 .44.2.2 串行译码器的设计 .44.2.3 并行译码器的设计 .4第五章 高速 BCH 码编译码器硬件仿真实现 .45.1编码器的仿真 .45.1.1 串行编码器的仿真和综合 .45.1.2 并行编码器的仿真和综合 .45.2译码器的仿真 .4第 iii 页5.2.1 串行译码器的仿真和综合 .45.2.2 并行译码器的仿真和综合 .45.3DVB-S2 中 BCH 和 LDPC 级联码的性能研究 .45.3.1 DVB-S2 中 BCH 码的纠错性能 .45.3.2 DVB-S2 中 L
5、DPC 码的纠错性能 .45.3.3 BCH+LDPC 级联码的纠错性能 .45.4级联码中 LDPC 码 GPU 仿真性能 .45.4.1 LDPC 码 .45.4.2 译码算法简介 .45.4.3 仿真结果 .4第六章 总结与展望 .46.1课题总结 .46.2课题展望 .4致 谢 .4参考文献 .4第 iv 页表 目 录表 2.1 DVB-S2 中普通 FEC 帧参数 .4表 2.2 DVB-S2 中短 FEC 帧参数 .4表 2.3 生成的 .43()1px3(2)GF表 4.1 普通帧中的 16 次最小多项式 4 .4表 4.2 短帧中的 14 次最小多项式 4 .4表 4.3 码率
6、与 MODCOD 值对照表 4 .4表 4.4 DVB-S2 中最小多项式的所对应的次数小于 24 根 .4表 5.1 串行编码器综合结果 .4表 5.2 并行编码器综合结果 .4表 5.3 串行译码器综合结果 .4表 5.4 并行译码器综合结果 .4表 5.5 普通帧格式下 BCH 码的码率 .4第 v 页图 目 录图 1.1 DVB-S2 中上行链路系统结构图 4 .4图 2.1 DVB-S2 中 FEC 帧格式 .4图 2.2 与 的关系 .4()ER图 3.1 BM 算法流程图 .4图 3.2 改进 BM 算法流程图 .4图 3.3 Euclid 算法流程图 .4图 3.4 ME 算法
7、流程图 .4图 4.1 编码器外部接口图 .4图 4.2 BCH 码的编码器电路 20 .4图 4.3 并行 BCH 编码器简化结构图 .4图 4.4 DVB-S2 中 BCH 译码器体系结构 .4图 4.5 基于有限域乘法的伴随式计算电路 .4图 4.6 最小多项式除法的伴随式计算电路 .4图 4.7 迭代运算示意图 .4图 4.8 ME 运算硬件结构图 .4图 4.9 钱搜索电路结构 .4图 4.10 串行译码器流水拍数 .4图 4.11 p 位并行伴随式计算单元 2541 .4图 4.12 简化后的 位并行伴随式计算电路 .4 图 4.13 p 位并行钱搜索电路结构 254243.4图
8、5.1 串行编码器仿真波形图 .4图 5.2 并行编码器仿真波形图 .4图 5.3 译码器正确性仿真系统结构 .4图 5.4 串行译码器仿真波形图 .4图 5.5 并行译码器仿真波形图 .4图 5.6 DVB-S2 中 BCH 码的误比特率性能 .4图 5.7 DVB-S2 中 LDPC 码的误比特率性能 .4图 5.8 级联码的误比特率性能 .4图 5.9 LDPC 码因子图 .4图 5.10 并行多线程译码运算 .4图 5.11 不同信噪比下的吞吐率 .4第 vi 页摘 要本课题针对 DVB-S2 中使用的 BCH 码主要进行了编码和译码算法、编译码电路的设计、硬件仿真实现和纠错性能三个方
9、面的研究。在研究了BCH 码的数学基础和信息论基础后，给出了几种编译码算法，然后在此基础上设计出了串行和并行两种模式的编码器和译码器，并对编译码器电路进行了FPGA 上的仿真，验证了设计满足DVB-S2 应用需求。最后分析研究了 DVB-S2 中级联码的性能。本文通过研究以上内容，主要取得如下成果：1、改进了 BCH 码译码算法，主要是针对其所基于的 BM 迭代算法。本文在采用改进的欧几里德算法，迭代次数少于BM算法的 次，简化了算法。2t2、设计出了可以动态配置参数的串行编码电路和并行编码电路，串行编码电路主要用移位寄存器实现，并行编码电路主要由组合逻辑网络以及余数寄存器构成。参数的可动态配
10、置使得所设计的编码器能适合更多的应用需求。最后将所设计的两种编码器在FPGA上进行了仿真实现。3、设计出了可以动态配置参数的串行译码电路和并行译码电路，分别讨论了伴随式计算电路设计、求错误位置多项式电路设计以及钱搜索模块设计，并分别用串行和并行两种方式进行实现，均设计出了流水译码器体系结构。最后对其在FPGA上进行了仿真实现，算出了 8位并行译码器大概的译码速率。4、分析了在 DVB-S2 中采用 BCH 和 LDPC 进行级联的原因。对 DVB-S2中单独使用 BCH 码或 LDPC 码和由内码外码组成的级联码分别进行了仿真，根据结果对其性能进行了对比分析，表明了级联码具有更高的性能优势，特
11、别是在编码增益和纠错性能方面。主题词：DVB-S2，BCH 编码器，BCH 译码器，并行，纠错性能第 vii 页ABSTRACTThis topic for DVB - S2 BCH code is mainly used in the encoding and decoding algorithm, the decoding circuit design, hardware simulation and error correction performance from three aspects of research. In BCH code is studied mathematics
12、 and information theory basis, after several encoding decoding algorithms are given, and then on the basis of serial and parallel design out of the two modes of encoder and decoder, and has carried on the FPGA to make decoder circuit simulation, to verify the design meet the DVB - S2 application req
13、uirements. Finally analysis the performance of the DVB - S2 intermediate coupon code.Based on the above research contents, main achievements are as follows:1, improved the BCH code decoding algorithm, the main is based on the ME iterative algorithm. In this paper, after in-depth study of BM iterativ
14、e process, found that this process does not need to last a valet, therefore proposed reducing the number of iterations required for a valet for a simplified algorithm is proposed.2, design the dynamic configuration parameters can be serial coding circuit and parallel coding circuit, mainly use shift
15、 register to realize serial encoding circuit, parallel encoding circuit mainly consists of combinational logic network as well as the remainder register. Parameters can be dynamically configured makes the designed encoder will be more suitable for application requirements. Finally will be designed b
16、y the two encoders are simulated in FPGA implementation.3, designed the can dynamic configuration parameters of the serial decoding circuit, and parallel decoding circuit, respectively discusses the valet calculation circuit design, error location polynomial search module design, circuit design, as
17、well as money and with serial and parallel implemented in two ways, both decoder architecture design out of the running water. Finally the simulation is conducted on the FPGA implementation, worked out the 8-bit parallel decoder decoding rate probably.4, analysis used in DVB - S2 BCH and LDPC cascad
18、e. Used alone in DVB - S2 BCH code and LDPC code and code by code outside of concatenated code are simulated respectively, according to the results of its performance is analyzed, indicates that the performance of the concatenated code has higher advantages, especially in the coding gain and error correction performance.
