1、安徽大学计算机学院钱付兰,安徽大学计算机学院钱付兰,第六章 采用中、大规模集成电路的逻辑设计,6.1 二进制并行加法器6.2 数值比较器6.3 译码器6.4 多路选择器6.5 计数器6.6 寄存器,安徽大学计算机学院钱付兰,6.0 引言,小规模集成电路仅仅是器件（如门电路或触发器）的集成中规模集成电路是逻辑部件（如译码器、计数器等）的集成大规模、超大规模集成电路是一个数字子系统或整个数字系统的集成,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,二进制并行加法器是一种能够并行产生两个二进制数算术和的逻辑部件，它由若干个全加器组成，较低位全加器的进位输出与较高位全加器的进位输入相连。,只有在
2、进位信号依次通过各个全加器传送到高位后才有正确的值。因为各进位的产生依赖于低位的进位。 -运算速度较慢,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,先行进位：使较低位的进位信号越过中间各级直接决定较高位的进位输出，各位的进位直接由被加数和加数决定，而不需依赖低位的进位。,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,全加器和以及进位输出的一般形式为：,加数被加数进位,当i=1,2,3,4时，进位输出表达式为：,令，则全加器的进位输出可以写成：,进位产生函数,进位传输函数,全加器和表达式,全加器的和输出可以写成：,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,进位函数的表达式
3、用进位传递函数和进位产生函数表示如下：,上述函数表达式经整理后可得到下面的形式：,安徽大学计算机学院钱付兰,P182 图6.2(a)(b),A是二进制被加数，B是二进制加数，C0是低位的进位，FC4是高位的进位输出，F是和,安徽大学计算机学院钱付兰,例：使用74283设计4位加减法器,思考：1 减法器怎么实现？ 2 如何选择加法或减法运算？,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,由于需要设计的加法/减法器应具有加减算术两种功能，因此设定一个功能选择变量M,=1,=1,=1,=1,当M=0时，执行A+B运算；当M=1时，执行A-B运算。,补码=反码+1,注意：1与其他数异或为对该数
4、取反,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,例2 设计一个8421BCD码转余3码的电路,0,0,1,1,余3码,0,74283,8421BCD码,安徽大学计算机学院钱付兰,例3 设计一个8421BCD码十进制加法器,思考： 并行加法器中2个8421BCD码相加，最大等于多少？ 0101+0101=？ 下图，N代表和,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,第二层：对外的输出,第一层：对内的输出,C是 、 、 、 、 的函数求C的函数表达式。,10000-01010=00110,思路：1.第一层输入为两个加数；2.第二层输入一组为第一层的输出，另一组为修正和未修正之间
5、的差值；3.用C作为控制函数，写出其函数表达式：当C为0时差值为0000当C为1时差值为0110；,如果和小于等于9，不变如果和大于等于10，和加6，进位1,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,ABC,DE,的最小项是：,1,2,7,11,19,回顾一下五变量的卡诺图化简,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,000,001,011,010,100,101,111,110,00,01,11,10,安徽大学计算机学院钱付兰,6.1 二进制并行加法器,74283,74283,C,1,进位输出,进位输入,和数(8421BCD码),被加数,加数,如果和小于等于9，直接输出
6、如果和大于等于10，加6后输出,安徽大学计算机学院钱付兰,6.2 数值比较器,两个数的比较是一种逻辑运算，它确定其中一个数是大于、小于还是等于另一个数。用来比较A和B两个整数而确定其相对大小的逻辑电路称为数值比较器。常用的中规模集成电路数值比较器有四位数值比较器和八位数值比较器等。,安徽大学计算机学院钱付兰,6.2 数值比较器,7485,级联输入端主要用来扩展参加比较的数据位数。一般是来自低位的比较结果,安徽大学计算机学院钱付兰,6.2 数值比较器,例4 用两个7485，设计一个8位数值比较器,7485,7485,0,0,1,安徽大学计算机学院钱付兰,6.2 数值比较器,用数值比较器和门电路设
7、计比较两个五位二进制数大小的电路。,7485,将5位二进制数分成两组,安徽大学计算机学院钱付兰,6.2 数值比较器,7485,理论分析电路图：,安徽大学计算机学院钱付兰,6.3 译码器,译码器是一种多输出组合逻辑部件，它能将n个输入变量变换成个输出函数，并且每个输出函数对应于n个输入变量的一个最小项(最小项取反)。,74138,0,0,1,S1,S2，S3是使能端，作用是禁止或选通译码器。S1=1，且 时，使能，S1=0，或 时，禁止译码器输出,安徽大学计算机学院钱付兰,6.3 译码器,注意：输出结果为最小项取反。,安徽大学计算机学院钱付兰,思考：译码器的作用？,实现逻辑函数,1,74138,
8、方法：由函数表达式，得到最小项表达式，把最小项对应的74138输出接与非门即可。,安徽大学计算机学院钱付兰,6.3 译码器,例5 用74138 设计全减器,差数和借位的逻辑函数表达式：,对逻辑函数表达式作适当变换后：,安徽大学计算机学院钱付兰,6.3 译码器,1,74138,安徽大学计算机学院钱付兰,例6 用74138实现逻辑函数,74138I,74138II,B,C,D,1,A,F,使用最高位来区分高8和低8位，A=0，小于8，左边有效,低8位,高8位,安徽大学计算机学院钱付兰,6.4 多路选择器,安徽大学计算机学院钱付兰,6.4 多路选择器,其内部近似原理图如左：由A1A0控制开关闭合的位
9、置。如A1A0=01时，K1闭合，W=D1,思考： 74153的主要功能？,实现逻辑函数,安徽大学计算机学院钱付兰,6.4 多路选择器,例7 用74153实现逻辑函数, 74153,A,B,1,F,安徽大学计算机学院钱付兰,6.4 多路选择器,例8,安徽大学计算机学院钱付兰,思考：123,安徽大学计算机学院钱付兰,实验十三 (三),使用八选一多路选择器和3-8译码器设计一个三位二进制等值比较器,安徽大学计算机学院钱付兰,C,B,A,X,Y,Z,1,0,0,CBA=XYZ F=0CBA XYZ F=1,译码器,多路选择器,F,安徽大学计算机学院钱付兰,某汽车驾驶员培训班结业考试，有三名评判员，其
10、中A为主评判员，B、C为副评判员，评判时，按照少数服从多数原则，但若主评判员认为合格也可以通过。试用74LS138和与非门实现此功能的逻辑电路。,安徽大学计算机学院钱付兰,解：根据设计要求，设输入变量为A（主评判员）、B、C（副评判员）=1时，认为合格；A、B、C=0时认为不合格；输出变量为L=1通过，L=0不通过。,安徽大学计算机学院钱付兰,思考：如何用多路选择器实现？,安徽大学计算机学院钱付兰,6.5 计数器,计数器是一种对输入脉冲信号进行计数的时序逻辑部件。计数器可分为同步计数器和异步计数器；二进制计数器、十进制计数器；加法计数器，减法计数器和加减可逆计数器等。典型的中规模集成电路计数器
11、（如74193）是四位二进制同步可逆计数器。,安徽大学计算机学院钱付兰,6.5 计数器,74193,输入端,输出端,安徽大学计算机学院钱付兰,6.5 计数器,例9 设计模十计数器,74193,1,CP,1,0000,1001,0001,0010,0011,0100,1000,0111,0110,0101,0000的初态如何设置？ DCBA=0000设置后再将,安徽大学计算机学院钱付兰,6.5 计数器,例10 设计模12减法计数器,74193,1,CP,1,0,1,1,1,1,1111,0100,1110,1101,1100,1011,0101,0110,0111,1000,1010,1001,
12、0011,安徽大学计算机学院钱付兰,6.6 寄存器,寄存器是数字系统中用于存放数据或运算结果的逻辑部件，它具有接收数据、存放数据或传送数据的功能。在实际应用中，除要求寄存器具备上述基本功能外，还应具有左、右移位，串、并行输入，串、并行输出以及预置、清零等多种功能。四位双向移位寄存器是常用的中规模寄存器。,安徽大学计算机学院钱付兰,6.6 寄存器,输入端,74194,=00 保持 11 Q=D 01 右移 10 左移,安徽大学计算机学院钱付兰,6.6 寄存器,安徽大学计算机学院钱付兰,6.6 寄存器,例11 使用74194 设计模4计数器,74194,控制端,计数脉冲,1100,0110,001
13、1,1001,安徽大学计算机学院钱付兰,6.7 只读存储器,只读存储器（ROM）是数字系统的重要组成部分，只能重新读出，不能再写入新数据的存储器，通常用来存储不需要改变的程序和数据。信息断电后仍保持不变。从存储器结构的角度来看，ROM可以看成是由地址译码器和只读不写存储体所组成。,安徽大学计算机学院钱付兰,6.7 只读存储器,地址译码器,字线,A是地址，W 是字选择线，F是输出变量,安徽大学计算机学院钱付兰,6.7 只读存储器,1,1,1,1,1,1,44ROM逻辑原理图,44ROM阵列原理图,安徽大学计算机学院钱付兰,6.7 只读存储器,例12 设计8421码转格雷码,安徽大学计算机学院钱付
14、兰,6.7 只读存储器,例13 设计一个发生器，输入是4位8421码，输出为，取小数点后15位，=3.141592653589793,安徽大学计算机学院钱付兰,6.7 只读存储器,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,“与”阵列和“或”阵列均可以编程的逻辑器件PLAPLA的逻辑结构与ROM类似，所不同的是n个变量的“与”阵列不再产生个最小项，而是有n个“与”门提供n个“与”项，每个“与”项与哪些变量有关由编程决定。“或”阵列通过编程可选择需要的“与”项相“或”，形成“与-或”项。由PLA实现的“与-或”函数是最简“与-或”表达式。,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,
15、1,1,1,1,1,1,3-6-3 PLA逻辑原理图,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,“与”阵列,“或”阵列,3-6-3 PLA阵列原理图,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,例14 实现以下逻辑函数,上述表达式中不同的“与”项共有3个：,化简,安徽大学计算机学院钱付兰,1、根据输入变量，判断地址位数；2、根据输出函数个数，判断输出变量个数；3、化简函数，找出独立的与项，对应为与阵列的个数；4、对每个输出函数的与或表达式，在或阵列上画“*”。,安徽大学计算机学院钱付兰,例15 用PLA设计一个8421BCD码计数器，并用7段显示器显示,上述表达式中不同的“与”项共有4个：,触发器的激励函数表达式：,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,a,c,b,e,d,f,g,a,b,c,d,e,f,g,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,安徽大学计算机学院钱付兰,6.8 可编程逻辑阵列,上述表达式产生出8个不同的“与”项：,a,c,b,e,d,f,g,a,b,c,d,e,f,g,安徽大学计算机学院钱付兰,作业,P2196.36.46.11,
