1、Quartus II 开发环境简介一.Quartus II 概述Quartus II 是 Altera 提供的 FPGA/CPLD 开发集成环境，Altera 是世界最大可编程逻辑器件供应商之一。Quartus II 在 21 世纪初推出，是 Altera 前一代 FPGA/CPLD 集成开发环境 MAX+plus II 的更新换代产品，其界面友好，使用便捷。在 Quartus II 上可以完成设计输入、HDL 综合、布线布局（适配） 、仿真和下载和硬件测试等流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。Altera 的 Quartus II 提供了
2、完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和 SOPC 开发的基本设计工具，并为 Altera DSP 开发包进行系统模型设计提供了集成综合环境。Quartus II 设计工具完全支持 VHDL、 Verylog 的设计流程，其内部嵌有 VHDL、Verilog 逻辑综合器。Quartus II 也可以利用第三方的综合工具，如 Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接调用这些工具。同样，Quartus II 具备仿真功能，同时也支持第三方的仿真工具，如 ModelSim。此外，
3、Quartus II 与 MATLAB 和 DSP Builder 结合，可以进行基于 FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键 EDA 工具。Quartus II 包括模块化的编译器。编译器包括的功能模块有分析/综合器（Analysis & Synthesis） 、适配器（ Filter） 、装配器（Assembler） 、时序分析器（ Timing Analyzer） 、设计辅助模块（Design Assistant） 、EDA 网表文件生成器（ EDA Netlist Writer）和编辑数据接口（Complier Database Interface）等。可以通过
4、选择 Start Complication 来运行所有的编译器模块，也可以通过选择 Start 单独运行各个模块。还可以通过选择Complier Tool（ Tools 菜单） ，在 Complier Tool 窗口中运行该模块来启动编辑器模块。在 Complier Tool 窗口中，可以打开该模块的设置文件或报告文件，或打开其他相关窗口。此外，Quartus II 还包含许多十分有用的 LPM（Library of Parameterized Modules）模块，它们是复杂或高级系统构建的重要组成部分，在 SOPC 设计中被大量使用，也可在 Quartus II 普通设计文件一起使用。 A
5、ltera 提供的 LPM 函数均基于 Altera 器件的结构做了优化设计。在许多实用情况中，必须使用宏功能模块才可以使用一些 Altera特定器件的硬件功能。例如各类片上存储器、DSP 模块、LVDS 驱动器、PLL 以及SERDES 和 DDIO 电路模块等。图 1-1 中所示的上排是 Quartus II 编译设计主控界面，它显示了 Quartus II 自动设计的各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编（装配） 、时序参数提取以及编程下载几个步骤。在图 1-1 下排的流程框图，是与上面的 Quartus II 设计流程相对照的标准的 EDA 开发
6、流程。Quartus II 编译器支持的硬件描述语言有 VHDL（支持 VHDL87 及 VHDL97 标准）、Verilog HDL 及 AHDL（Altera HDL） ，AHDL 是 Altera 公司自己设计、制定的硬件描述语言，是一种以结构描述方式为主硬件描述语言，只有企业标准。Quartus II 允许来自第三方的 EDIF 文件输入，并提供了很多 EDA 软件的接口，Quartus II 支持层次化设计，可以在一个新的编辑输入环境中对使用不同输入设计方式完成的模块（元件）进行调用，从而解决了原理图与 HDL 混合输入设计问题。在设计.输入之后，Quartus II 的编译器将给出
7、设计输入的错误报告。Quartus II 拥有良好的设计输入定位器，用于确定文本或图形设计中的错误。对于使用 HDL 的设计，可以使用Quartus II 带有的 RTL Viewer 观察综合后的 RTL 图。在进行编译后，可对设计进行时序仿真。在作仿真前，需要利用波形编辑器编辑一个波形激励文件，用于仿真验证时的激励。编译和仿真经检测无误后，便可以将下载信息通过 Quartus II 提供的编程器下载入目标器件中了。图 1-1 Quartus II 设计流程二康芯实验箱简介GW48 系列 SOPC/EDA 实验开发系统现在有三种型号，分别是 GW48-CK、GK、PK2 ，其中 GW48PK
8、2 是最新产品。该系统的实验电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化重配置。这种“多任务重配置”设计方案的目的有 3 个：1、适应更多的实验与开发项目；2、适应更多的 PLD 公司的器件；3、适应更多的不同封装的 FPGA 和 CPLD 器件。本实验室为 GW48PK2 开发系统，它包含 GW48-GK 系统全部配置和功能，并增加40P 单片机接口实验模块、0.5Hz-100MHz 标准时钟源，和 128X64 点阵 LCD 液晶显示屏，含液晶显示驱动电路、接
9、口控制电路、负压发生器件和显示缓冲 RAM 等，可以十分方便地显示信号波形、瞬态信号、汉字、图象、表达式、各种字母符号、数字等等。特别适合于需要大信息量显示的 EDA 或 SOC 实验、现代计算机组成原理实验、基于 EDA 的 DSP实验、基于 SOPC 的嵌入式系统实验及各类 IP 核的验证等等；也特别适合于基于 EDA 的创新实验开发。三.使用步骤1. 新建一个工程, 注意顶层设计实体名必须与顶层文件名一致.图形或 HDL编辑Analysis & Synthesis(分析与综合)Filter（适配器）Assembler（编程文件汇编）编程器设计输入 综合或编辑 适配器件 下载Timing
10、Analyzer（时序分析器）仿真图 1-3 新建一个工程2. 选择目标芯片类型.康芯实验箱(GW48-PK2)使用的是 EP1K30TC144-3 目标芯片,其它选项采用默认设置。图 1-4 选择目标芯片类型3.新建一个 Verilog 文档，如图 1-5.图 1-5 新建一个 Verilog 文档4. 编辑文档.注意模块名必须与项目名一致.当文档编辑完成后，先进行保存，然后才能进行编译。图 1-6 编辑文档5.对编辑好的文档进行完全编译，如图 1-7.图 1-7 完全编译在完全编译情况下,Quartus II 进行 4 项工作:Analysis & Synthesis、Fitter、Ass
11、embler、和 Timing Analysis，并给出相映的信息报告，还可以通过选择 Start 单独运行这四个模块。如果有错误产生，可在错误信息报告栏里双击某一错误信息，在程序中确定错误位置，对其进行修改，然后重新保存、编译，直到成功为止。6.Quartus II 时序仿真当文档编译成功后，可进行时序仿真，以检测设计的程序是否符合要求。具体方法如图1-8.图 1-8 时序仿真7. 在 Quartus II 上通过时序仿真后 ,还需将程序下载到目标芯片中进行硬件测试.本实验使用的芯片是 EP1K30TC144-3,引脚绑定如图 1-9 所示.第一种方法:单击进入引脚分配界面,弹出右边的选项框
12、. 双击 To 下的空白处弹出下拉菜单,并选择相应的引脚根据白皮书EDA/SOPC 技术实验讲义P142， “适用于 Quartus的部分引脚对照表”中，选择 GWAK30/50EP1K30/20/50TQC144 的信号名与引脚号，根据 P133-P138 所选取的工作模式及引脚确定引脚号.工作模式的选定以方便引脚绑定为准.引脚绑定完成后,需要保存,并重新编译一次.第二种方法:单击 Pin Planner 进入引脚分配界面.采取引脚托拽的方法进行引脚分配,信号名和引 脚的对应同上.图 1-9 引脚绑定示意图8. Quaturs II 程序下载引脚绑定后,经过保存,再次编译,方可下载到可编程器件中.具体操作如图 1-10.打开下载界面选择下载电缆和 JTAG 链下载电缆和 JTAG 链选择好后,打开实验箱电源,选择工作模式,设置各开关、跳线，然后开始下载。图 1-10 Quartus II 程序下载
