【实验二】VHDL 方式设计 4 位加法计数器一、实验目的1学习时序电路的 VHDL 描述方法。2掌握时序进程中同步、异步控制信号的设计。3熟悉 EDA 的仿真分析和硬件测试技术。 二、实验原理设计一个含计数使能、异步复位和并行预置功能的 4 位加法计数器， RST 是异步复位信号，高电平有效；CLK 是时钟信号；当使能信号 ENA 为“1” 时，加法计数，COUT 为计数进位输出，OUTY 为计数输出。三、实验任务1编写 4 位二进制加法计数器的 VHDL 程序。2在 ispDesignEXPERT System 或者 Quartus上对编码器进行仿真。3将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。四、思考题1在上述程序中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算吗，即 : OUTY = OUTY + 1 ？2修改程序，用进程语句和 IF 语句实现进位信号 COUT 的输出。五、实验报告将实验项目原理、设计过程、编译仿真波形和分析结果，以及它们的硬件测试实验结果写进实验报告。
