1、14 组合逻辑电路4.1 组合逻辑电路的分析4.1.1 写出如图题 4.1.1 所示电路对应的真值表。解：（1）根据图题 4.1.1（a）所示的逻辑图，写出其逻辑表达式，并进行化简和变换得 LABC根据上述逻辑表达式列出真值表如表题解 4.1.1（a）所示。（2） 根据图题 4.1.1（b）所示的逻辑图，写出逻辑表达式，并进行化简和变换得 ()LABCBC112()()0AABC根据上述逻辑表达式列出真值表，如表题解 4.1.1（b）所示。24.1.2 组合逻辑电路及输入波形（A 、B）如图题 4.1.2 所示，试写出输出端的逻辑表达式并画出输出波形。解：由逻辑电路写出逻辑表达式LAB:首先将
2、输入波形分段，然后逐段画出输出波形。当 A、B 信号相同时，输出为 1，不同时，输出为 0，得到输出波形，如图题解 4.1.2 所示。4.1.4 试分析图题 4.1.4 所示逻辑电路的功能。解：组合逻辑电路的分析步骤是，首先由逻辑电路写出逻辑表达式，然后根据逻辑表达式列出真值表，再由真值表判断逻辑功能。由逻辑电路写出逻辑表达式()LACD3列出真值表，如表题解 4.1.4 所示。由真值表可知，输入奇数个 1（或 0） ，输出 L=1，输入偶数个 1（或 0） ，输出 L=0.该电路为奇校电路。4.1.5 逻辑电路如图题 4.1.5 所示，试分析其逻辑功能。解：根据组合逻辑电路的分析步骤（1）
3、由逻辑电路写出输出与输入的逻辑表达式 1LAB2()ABAB3(2) 列出真值表，如表题解 4.1.5 所示。4由真值表可知，当 AB， L1=1， L2=L3=0； 当 AB， L3=1， L1=L2=0； 当 A=B， L2=1，L 1=L3=0。该逻辑电路为 1 位数值比较器。4.1.6 试分析图题 4.1.6 所示逻辑电路的功能。解：根据组合逻辑电路的分析步骤，首先写出逻辑表达式()OiiiSABC根据逻辑表达式列真值表，如表题解 4.1.6 所示。该电路为 1 位数全加器。A、 B 为被加数及加数， 为低位进位，S 为和，C O 为高位进位。i54.1.7 分析图题 4.1.7 所示
4、逻辑电路的功能。解：由逻辑电路写出表达式 00110()SABC列出真值表，如表题解 4.1.7 所示。由逻辑表达式和真值表可判断该电路是 2 位数全加器。A 1A0、B 1B0 分别为 2 位被加数及加数，S 1、S 0 为和，C 0 为 A0、 B0 相加向高位的进位，C 1 为 A1、B 1 及 C0 相加向更高位的进位。4.1.8 分析图题 4.1.8 所示逻辑电路的功能。6解：按照组合逻辑电路的分析步骤进行。（1） 根据逻辑电路可写出各输出端的逻辑表达式，并直接进行化简和变换。 4321LABCDFABC（2） 列写真值表，如表题解 4.1.8 所示。（3） 确定逻辑功能。分析真值表
5、可知，当 ABCD 所表示的二进制数小于或等于 9 时，7输出 L4L3L2L1 为对应输入的十进制数 9 的补码。例如，对十进制数 8 求 9 的补码为 98=1。同时标志位 F 输出为 0。当输入的二进制数大于 9 时，输出与输入已不是上述的逻辑关系，并且标志位 F 输出为 1，说明此事电路输出的是伪码。这个电路逻辑功能是计算十进制数 9 的补码。4.2 组合逻辑电路的设计4.2.1 试用 2 输入与非门设计一个 3 输入的组合逻辑电路。当输入的二进制码小于 3 时，输出为 0；输入大于等于 3 时，输出为 1。解：根据组合逻辑的设计过程，首先确定输入、输出变量、列出真值表，由卡诺图化简得
6、到与或式，然后根据要求对表达式进行变换，画出逻辑图。（1） 设输入变量为 A、B、C，输出变量为 L，根据题意列真值表，如表题解 4.2.1 所示。（2） 由卡诺图化简，如图题解 4.2.1（a）所示，经过变换得到逻辑表达式为LAB（3） 用 2 输入与非门实现上述逻辑表达式，如图题解 4.2.1（c）所示。4.2.2 试设计一个 4 位的奇偶校验器，即当 4 位数种有奇数个 1 时输出为 0，否则输出为 1.可以采用各种逻辑功能的门电路来实现。解：（1）按照组合逻辑电路的设计步骤，设 4 个输入为 A、B、C、D，输出为 L。当ABCD 中有奇数个 1，输出 L=0；当 ABCD 有偶数个
7、1 或没有 1，输出为 L=1，由此列出真值表，如表题解 4.2.2。8（2） 由真值表画出卡诺图，如图题解 4.2.2（a）所示。（3） 由卡诺图写出逻辑表达式，并进行变换得()()()()()()LABCDABCDABCABCDABABCD（4） 由逻辑表达式可见，用异或门可以简化逻辑电路，因此，由异或门和非门构成的逻辑电路，如图题解 4.2.2（b）所示。4.2.4 试设计一可逆的 4 位码转换电路。当控制信号 C=1 时，它将 8421 码转换为格雷码；C=0 时，它将格雷码转换为 8421 码。可以采用任何门电路来实现。解：（1）设 X3、X 2、X 1、X 0 分别为 4 个输入信
8、号，Y 3、 Y2、Y 1、Y 0 分别为 4 个输出信号，根据题意列出真值表，如表题解 4.2.4 所示。当 C=1 时，输入 X3X2X1X0 作为 8421 码，对应的输出 g3g2g1g0 为格雷码；当 C=0 时，输入 X3X2X1X00 则作为格雷码，对应的输出b3b2b1b0 为 8421 码。注意，此事 X3X2X1X0 作为格雷码的排列顺序不是按照它所对应的十9进制数递增顺序，而是按照 8421 码的递增顺序排列。（2）分别画出 C=1 和 C=0 时各输出函数的卡诺图，如图题解 4.2.4（a）所示。10（3）由卡诺图可求得各输出逻辑表达式。若同时考虑 C 变量，当 C=1
9、 时，有322323211110000()()gXCX当 C=0 时，有3223232131113212323231120310()()()()()bXCXCXXCb 将上述两组方程合并，得到总的输出逻辑表达式 33322232321111121()()()()YgXbCXCXYC展开且重新组合，得 12001()()YXYCgbX11由此可画出与非门和异或门实现的逻辑电路，如图题解 4.2.4（b）所示。4.2.5 试设计一组合逻辑电路，能够对输入的 4 位二进制数进行求反加 1 的运算。可以采用任何门电路来实现。解：（1）设输入变量为 A、 B、C、D，输出变量 L3、L 2、L 1、L
10、0，由题意列真值表，如表题解 4.2.5 所示。(2) 由真值表画卡诺图，如图题解 4.2.5（a）所示。12(3) 由卡诺图可求得各输出逻辑表达式。 3210()LABCDABLD根据上述表达式用或门和异或门实现逻辑电路，如图题解 4.2.5（b）所示。4.2.6 某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。当满足以下条件时表示同意：有三人或三人以上同意，或者有两人同时同意，但其中一人是教练。试用 2 输入与非门设计该表决电路。解：（1）设一位教练和三位球迷分别用 A 和 B、C、D 表示，并且这些输入变量为 1 时表示同意，为 0 表示不同意。输出 L 表示表决结果，L
11、为 1 时表示同意判罚，为 0 表示不同意。由此列出真值表，如表题解 4.2.7 所示。（2）由真值表画卡诺图，如图题解 4.2.7（a）所示。由卡诺图化简得13L=AB+AC+AD+BCD由于规定只能用 2 输入与非门，将上式变换为两变量的与非-与非运算式 LABCD（1） 根据 L 的逻辑表达式，画出由 2 输入与非门组成的逻辑电路，如图题解 4.2.7（b）所示。4.2.7 设计一 2 位二进制数相加得逻辑电路，可以用任何门电路实现。提示： 10ABSA1、A 0 和 B1、B 0 分别为被加数和加数，S 1、S 0 为相加的和，C 1 为进位位。解：设 A1、A 0 和 B1、B 0
12、分别为 2 位数加法的被加数和加数。S 1、S 0 为 2 位数加法的和，C1 为向更高位的进位。由此列出真值表，如表题解 4.2.8 所示。14由真值表可得卡诺图，如图题解 4.2.8（a）所示。由卡诺图可得 S1、S 0、C 1 的简化逻辑表达式151010101010101001100 011011()()()()SABABABABSCAB01()A由逻辑表达式可以画出逻辑图，如图题解 4.2.8（b）所示。4.2.9 某雷达站有三部雷达 A、B、C，其中 A 和 B 功率消耗相等，C 的功率是 A 的 2 倍。这些雷达由 2 台发电机 X 和 Y 供电，发电机 X 的最大输出功率等于雷
13、达 A 的功率消耗，发电机 Y 的最大功率等于雷达 X 的 3 倍。要求设计一个逻辑电路，能够根据雷达的起动和关闭信号，以最节约得方式起、停发动机。解：设雷达 A、B、C 起动为 1，关闭为 0，发电机 X、Y 起动为 1，停止为 0。由题意可知，当 A 或 B 工作时，只需要 X 发电；A、B、C 同时工作时，需要 X 和 Y 同时发电；其他情况只需要 Y 发电。由此列出真值表，如表题解 4.2.9 所示。由真值表可画出卡诺图，如图题解 4.2.9（a）所示。由卡诺图可得简化逻辑表达式XABCY由逻辑表达式，可画出与、或、非门构成的逻辑电路，如图题解 4.2.9（b）所示。164.3.10
14、有一水箱由大、小两台水泵 ML 和 MS 供水，如图 P3.4 所示。水箱中设置了 3个水位检测元件 A、B、C。水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。现要求当水位超过 C 时水泵停止工作；水位低于 C 点而高于B 点时 MS 单独工作；水位低于 B 点而高于 A 点时 ML 单独工作；水位低于 A 点时 ML 和MS 同时工作。试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。真值表中的 为约束项，利用卡诺图 图 3.4(a)化简后得到CAB,CBMLS )0,1(S状 态 表 示 停 止状 态 表 示 工 作的L逻辑图如图 A3.4(b)
15、174.4 若干典型的组合逻辑集成电路4.4.1 优先编码器 CD4532 的输入端 I1=I2=I3=1，其余输入端均为 0，试确定其输出Y2Y1Y0。解：优先编码器 CD4532 除数据输入端 Ii 外，还有输入使能端 EI，由于 EI=0，根据其功能表可知，使能端 EI 没有加有效信号，所以，Y 2Y1Y0=000。4.4.2 试用与非门设计一 4 输入的优先编码器，要求输入、输出及工作状态标志均为高电平有效。列出真值表，画出逻辑图。解：设输入 I0、I 1、I 2、I 3，输出及工作状态标志分别为 Y0、Y 1 和 GS，根据题意列出真值表，如表题解 4.4.2 所示。由真值表可以得出
16、该优先编码器的逻辑表达式，并写出与非与非表达式 32312210102323YIIIGSIII由与非门构成的逻辑电路如图题解 4.4.2 所示。（1） 优先编码器 74HC147 的功能表如表题 4.4.3 所示，试用 74HC147 和适当的门构成输出为 8421BCD 码，并具有编码输出标志的编码器。18解：由表题 4.4.3 可知，输出 是 8421BCD 码的反码，因此只要在 74HC147 的输3210Y出端增加反相器就可以获得题中所要求的输出码。在输入端均为高电平时工作状态标志 GS位 0，而有低电平信号输入时 GS 为 1，可由与非门实现此功能。74HC147 为 9 个输入端，
17、此题需要 10 个输入端，因此 接在与非门的输入端，当 时，L 3L0 为 0，GS 为0I 09I:1。题中所要求的编码器的逻辑电路如图题解 4.4.3 所示。4.4.5 为了使 74HC138 译码器的第 10 脚输出为低电平，试标出各输入端应置的逻辑电平。解：首先查 74HC138 的引脚图，了解各个引脚的含义。根据题意，74HC138 的引脚图如图题解 4.4.5 所示。当 A2、A 0、E 3 接高电平， 、 、 接低电平，电源输入端 16 号脚2AE1解5V，接地端 8 号脚接地时，第 10 号脚 输出为低电平。5Y194.4.6 用译码器 74HC138 和适当的逻辑门实现函数
18、。FABCABC解：用 74HC138 实现逻辑函数，需要将函数式变换为最小项之和的形式 046704670467FABCmmY在译码器输出端用一个与非门，即可实现要求得逻辑函数。注意 A 接最高位 A2 端，C 接最低位 A0，逻辑图如图题解 4.4.6 所示。4.4.7 试用一片 74HC138 实现函数 。(,)LABCDA解：该题是用 3 输入的 74HC138 译码器实现 4 变量的逻辑函数，需要将其中 3 个变量接在输入端，另一个变量有可能接在使能输入端。首先将函数式变换为最小项之和的形式，然后变换为 3 变量的最小项的形式。 34573457( )()LABCDABCABCDBC
19、mY 上述表达式中，最小项种的变量 A 均为 1，因此，可以将 A 接在使能端 E3 上，在译码器输出端用一个与非门，即可实现要求得逻辑函数，如图题解 4.4.7 所示。204.4.8 2 线4 线译码器 74x139 的输入为高电平有效，使能输入及输出均为低电平有效。试用 74x139 构成 4 线16 线译码器。解：该题目是将 2 线4 线译码器扩展为 4 线16 线译码器。设输入为 A3A2A1A0，输出为 。每片 74x139 中含有两个 2 线4 线译码器，所以015L:需要 3 片 74x139 构成 4 线16 线译码器，译码器（0）的两个地址输入端分别接高 2 位A3、A 2，
20、产生 4 个低有效信号分别控制译码器（1）到（ 4）的两个地址输入端分别并接在一起，作为 2 位 A1、A 0 的输入端，这样就构成 4 线16 线译码器，如图题解 4.4.8 所示。4.4.9 应用 74HC138 和其他逻辑门设计一地址译码器，要求地址范围是 00H1FH。解：十六进制数 00H1FH 即为二进制数 000000111111，共 64 个地址，每片 74HC138 有8 个输出端，因此需要 8 片 74HC138 构成 64 个输出的地址译码器，共 6 条地址线，其中3 条接 74HC138 的输入端，A 5、A 4、A 3 作为片选信号，通过反相器或直接与使能端 、3E、
21、 连接，片（1）的 ，片（2）的 ，片（3）的2E2153E21534EA，片（4）的 ，片（5）的 ，片5334321（6）的 ，片（7）的 ，片（8）的213354EA214353EA，逻辑电路如图题解 4.4.10 所示。224.4.10 指出题 4.4.10 种对应十六进制地址码 07H、0EH 、 13H、2CH、3BH 的输入。解：十六进制地址码 07H、0EH、13H、2CH、3BH 所对应的二进制码分别为07H 的输入 A5A4A3A2A1A0=0001110EH 的输入 A5A4A3A2A1A0=00111013H 的输入 A5A4A3A2A1A0=0100112CH 的输入
22、 A5A4A3A2A1A0=1011003BH 的输入 A5A4A3A2A1A0=1110114.4.14 七段显示译码电路如图题 4.4.14（a）所示，对应图题 4.4.14（b）所示输入波形，试确定显示器显示的字符序列是什么？解：当 LE=0 时，图题 4.4.14（a）所示译码器能正常工作。所显示的字符即为 A3A2A1A0所表示的十进制数，显示的字符序列为 0、1、6、9、4。当 LE 由 0 跳变 1 时，数字 4 被锁存，所以持续显示 4。证明：首先写出逻辑表达式，再将已知条件代入后化简即可证明。由图题 4.4.16 的逻辑电路可得如下逻辑表达式0100121310LISISII
23、S当 时，上式为32,101010101()S 证毕。234.4.17 应用图题 4.4.16 所示的电路产生的逻辑函数 F=S1+S0。4.4.18 设计一 4 选 1 数据选择器。数据输入是 I0、I 1、 I2、I 3，数据输出是 Y，4 个控制信号为 S0、S 1、S 2、S 3。要求只有当 Si=1 时，I i 与 Y 接通，且由另一控制信号 E 作为该选择器的使能信号。（1）画出反相器、两输入与门和或门实现的逻辑电路。（2）选择一合适得三态门作为输出级。解：根据题意列出该数据选择器的功能表， 。如表题解 4.4.18 所示。由功能表写出 Y 的逻辑表达式 3210320310210
24、12233()()SISISISIE 用非门和 2 输入与门、或门实现该数据选择器，并用三态门作输出级，电路如图题解4.4.18 所示。4.4.19 试用 4 选 1 数据选择器 74HC153 产生的逻辑函数 L（A，B，C）=m （1,2,6,7,） 。24解：此题是用具有两个地址输入的数据选择器实现三变量逻辑表达式，将两个变量接入地址输入端，另一个变量接入数据输入端。74HC153 的功能表如主教材种表 4.4.11 所示。根据表达式列出真值表，如表题解 4.4.19 所示。将变量 A、B 分别接入地址选择输入端 S1、S 0，变量 C 将被分配在数据输入端。从表中可以看出输出 L 与变
25、量 C 之间的关系，当 AB=00 时，L=C ，因此数据端 I0 接 C；当AB=01 时， ， 接 ；当 AB 为 00 和 11 时，L 分别为 0 和 1，数据输入端 I2 和 I31I分别接 0 和 1。由此可得逻辑函数产生器，如图题解 4.4.19 所示。4.4.21 应用 74HC151 实现如下逻辑函数：1(2)LABC:（ ）解：用 74HC151 实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表达式确定数据输入端 Di 的取值，并注意变量的高、低位与地址输入端的连接顺序。（1） 将逻辑函数 写成如下形式LABCL=m4+m5+m1与数据选择器集成电路芯片 74L
26、S151 的标准表达式比较252102120210011032456701234567YSDSSDSSDmmm将 L 与 Y 比较可得D0=D2=D3=D6=D7=0 D1=D4=D5=1将 A、B、C 分别与地址输入端 S2、S 1、S 0 连接，即可得到电路，如图题解 4.4.21（a）所示。（2） 将逻辑函数表达式展开成最小项形式1247)()()YABCABABCABCm:（可得 D0=D3=D5=D6=0 D1=D2=D4=D7=1同理，将 A、B、C 分别与地址输入端 S2、S 1、S 0；连接，即可得到电路，如图题解4.4.21（b）所示。4.4.22 应用已介绍过的中规模组合逻
27、辑电路设计一个数据传输电路，其功能是在 4 位通道选择信号的控制下，能将 16 个输入数据中的任何一个传送到 16 个输出端中相对应的一个输出端，其示意图如图题 4.4.22 所示。解：应用书中介绍过的中规模组合逻辑电路，8 选 1 数据选择器 74HC151 和 3 线8 线译码器 74HC138（此处作数据分配器用）各两片组成数据传输电路，如图题解 4.4.22 所示，其中 74HC138 的数据输入端和数据输出端均为低有效，经过两次求反，在输出端得到原数据。当 S3=0 时， （1）组得 74HC151 和 74HC138 工作，将输入的数据 I0I7 中的任意一个传输到 8 个输出端
28、中对应的一个。 （2）组得 74HC151 和 74HC138 不工作。当 S3=17Y:时， （2）组得 74HC151 和 74HC138 工作，将输入的数据 I8I15 从输出端 对应输出，815Y:（1）组得 74HC151 和 74HC138 不工作。264.4.23 试用三个 3 输入端与 门、一个或门和非门实现“AB”的比较电路，A 和 B 均为2 位二进制数。解：先根据题意写出 FAB 的逻辑表达式。由主教材中的表 4.4.14 写出 2 位数值比较器“A B”的逻辑表达式11011001 1()ABF ABA要求与门的输入端不能超过 3 个，因此对上述表达式进行化简，将后面两
29、项的四个变量相与，变为每项最多只有三个变量相与的与或表达式。27101100101()()ABFABA根据上述表达式，可用三个 3 输入端与门、一个或门和两个非门实现语句“AB” ，如图题解 4.4.23 所示。4.4.25 试设计一个 8 位相同数值比较器，当两数相等时，输出 L=1，否则 L=0。解：8 位相同数值比较器要求对应的 2 位数相等。首先设计两个 1 位二进制数相等的比较器，设两个 1 位二进制数为 Ai、B i，输出为 Li，则列出 1 位二进制数相等的真值表，如表题解 4.4.25 所示。由真值表写出逻辑表达式iiiiiL如果两个 8 位二进制数相等，则它们对应的每 1 位
30、应相等。设 8 位比较器的输出为 L，则0123456712345670 234567LABABABABAB由逻辑表达式可得逻辑图，如图题解 4.4.25 所示。4.4.26 试用数值比较器 74HC85 设计一个 8421BCD 码有效性测试电路，当输入为8421BCD 码时，输出为 1，否则为 0。解：BCD 码的范围是 00001001，即所有有效的 BCD 码均小于 1010。用 74HC85 构成的测试电路如图题解 4.4.26 所示，当输入的 8421BCD 码小于 1010 时，F AB 输出为 1，否则为 0。284.4.27 试用数值比较器 74HC85 和必要的逻辑门设计一
31、个余 3 码时，输出为 1，否则为0。解：余 3 码的范围是 00111100。因此需要两片 74HC85 和一个或非门构成测试电路，如图题解 4.4.27 所示，当输入数码在 00111100 范围内，片（1）的 FAB 和片（2）的 FAB均为 0，或非门的输出 L 为 1；超出此范围 L 为 0。4.4.28 试用反相器和与或非门设计 1 位二进制全加器。解：1 位全加器的真值表，如表题解 4.4.28 所示。为了求出 Si 和 的逻辑表达式，首先分iC别画出 Si 和 的卡诺图，如图题解 4.4.28（a）所示。为便于 与或非的表达式，采用iC包围 0 的方法进行化简得 1 111ii
32、 iii ii iiiiiABCAB 由此得出291 111ii iii ii iiiiiSABCABC 根据上述表达式，可以画出 1 位全加器的逻辑图，如图题解 4.4.28（b）所示。4.4.29 试用 8 选 1 数据选择器 74HC151，实现 1 位二进制全加器。解：全加器的真值表如表题解 4.4.28 所示。根据真值表写出用最小项表示的 Si 和 的逻辑iC表达式 111 1247356ii ii ii iii ii ii iiiSABCABCm 根据上述表达式，选用两片 8 选 1 数据选择器 74HC151 实现全加器，片（0）实现 Si 表达式，其中 D1=D2=D4=D7=
33、1 D0=D3=D5=D6=0片（1）实现 表达式，其中iCD3=D5=D6=D7=1 D0=D1=D2=D4=0逻辑电路如图题解 4.4.29 所示。304.4.31 由 4 位数加法器 74HC283 构成的逻辑电路如图题解 4.4.31 所示，M 和 N 为控制端，试分析该电路的功能。解：分析图题 4.4.31 所示电路，根据 MN 的不同取值，确定加法器 74HC283 的输入端B3B2B1B0 的值。当 MN=00 时，加法器 74HC283 的输入端 B3B2B1B0=0000，则加法器的输出为 S=I。当 MN=01 时，输入端 B3B2B1B0=0010，加法器的输出 S=I+2。同理，可分析其他情况，如表题解 4.4.31 所示。该电路为可控制的加法电路。
