1、1 简述 CPLD/FPGA 的几种配置模式？每种配置模式的基本特点试试很么？（1）JTAG 方式：Altera 的 CPLD/FPGA 器件基本上都可以支持 JTAG 方式，而且该方式比其他任何一种配置方式的优先级都高。 （2）主动配置凡是：由器件引导配置操作过程，它控制着外部储存器和初始化过程。 （3）被动配置方式：由系统中的其他设备发起并控制配置过程。2 大规模可编程逻辑器件的编程工艺包括哪几种类型？并说明他们的各自的特点。（1）熔丝型器件：根据设计的熔丝图文件来烧断对应的熔丝，达到编程的目的。 （2）反熔丝型器件：在编程处通过击穿漏层使得两点之间导通。 （3）UEPROM 型器件：此类
2、器件用较高的编程电压进行编程，当需要再次编程时，用紫外线进行擦除，可多次编程。 （4）EPROM 型器件：这是对 EPROM 工艺的改进不需要紫外线擦除而是直接用电擦除。 （5）SRAM 型器件：这种编程方式可进行任意次数的编程，在编程速度、编程要求上要优于前四种器件，SARM 型器件的编程信息存放在 RAM 中，在断电后就丢失了，再次上电需要再次编程，需要用专用器件来完成这类配置。 （6）Flash 型器件：可实现多次编程岂能锉刀断电后无需重新配置。3 按照结构类型划分可编程逻辑器件有哪几种类型？并简述他们各自特点。从结构上可分为两大类：（1）乘积项结构器件：其基本结构与“与或阵列”的器件相
3、同。（2）查找表结构器件：其基本结构类似于“门阵列”的器件，它由简单的查找表组成可编程逻辑门，再构成阵列形式。4 什么是半定制设计法？半定制设计法按实现的方式不同可分为几种类型？答：半定制是一种约束性设计方式，约束的主要目的是简化设计、缩短设计周期、降低设计成本和提高芯片成品率。半定制法按逻辑实现的方式不同分为：门阵列法、标准单元法和可编程逻辑器件法。6 阐述 CPLD 与 FPGA 的异同点？（1）在结构工艺方面：CPLD 多为乘积项结构，工艺多为 EECMOS；FPGA 多为查找变加寄存器结构，实现工艺多为 SRAM。 （2）在触发器数量上： CPLD 触发器数量少更适合完成组合逻辑；FP
4、GA 触发器数量较多，更适合于完成复杂时序逻辑。 （3）在延时方面：CPLD 的 PintoPin 延时是固定的；FPGA 的 PintoPin 延时是不可预测的，因此对 FPGA 而言，时序约束和仿真非常重要。 （4）在互联结构和连线资源方面： CPLD 采用集总式互连结构，相对布线资源有限，DPLD 的连续方式布线结构决定了它的时序延迟是均匀的和可预测的：FPGA 采用分布式互连结构，具有丰富的布线资源，故 FPGA 的布线灵活但FPGA 的分段式布线结构决定了其延迟的不可预测性，使时序更难规划。 （5）在编程灵活性上：FPGA 比 CPLD 具有个更大的灵活性。CPLD 是通过修改具有固
5、定内连电路的逻辑功能来编程，FPGA 主要是通过改变内部连线的布线来编程， 、：FPGA 可在逻辑门下编程，而 CPLD 是在逻辑块下编程。 （6）在功耗方面：一般情况下 CPLD 的功耗要比FPGA 大，而集成度越高越明显。 （7）在编程方式上：CPLD 主要是基于 EEPROM 或Flash 存储器编程，编程次数可达一万次，优点是系统断电时编程信息不丢失;FPGA 大部分是居于 SRAM 编程，编程信息在系统断电时丢失，每次上电视需要从器件外部将编程数据重新写入 SRAM 中，其优点是可以编程任意次，可在工作中快速编程，从而实现板级和系统级的动态配置。 （8）在使用方便程度上：CPLD 比
6、 FPGA 使用起来更方便。CPLD 的编程时采用 EEPROM 或 Flash 技术，无需外部存储器芯片，使用简单；而 FPGA 的编程信息一般需存放在外部存储器上，使用方法复杂。 （9）在保密性方面： CPLD 保密性优于FPGA。 （10）在成本与价格方面，CPLD 成本低价格低，更适合实现低成本设计；FPGA成本高价格高，适用于高速、高密度的高端数字程序设计领域。7 以 MAX7000 为例，简述 I/O 控制块的作用。I/O 控制块允许每个 I/O 引脚单独地配置为输入、输出和双向工作方式。所有 I/O 引脚有一个三态缓冲器，它控制的信号来自一个多路选择器，可以选择全局输出使能信号中
7、的一个或者直接连接到地（GND）或电源（Vcc ）上。当三态缓冲器的控制端接地时，输出为高阻态，此时 I/O 引脚可用作专用输入引脚。当三态缓冲器的控制端接高电平（Vcc）时，输出被使能。8 以 MAX7000 为例，简述其内部结构组成。说明宏单元内部结构。答：MAX7000 器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联） 、可编程连线阵列和 I/O 控制块 5 部分。还含有 4 个专用输入，它们即可用作通用输入也可作为每个宏单元和 I/O 引脚的高速、全局控制信号即时钟。清除及两个输出使能信号。MAX7000 器件的宏单元可以单独配置成时序逻辑或组成逻辑工作方式。每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等 3 个功能块组成。MAX7000 器件的宏单元结构如图所示：其中逻辑阵列用来实现组合逻辑，它为每个宏单元提供 5 个乘积项。乘积项功能选择矩阵把这些乘积项分配到“或”门和“异或”们作为基本逻辑输入，以实现组合逻辑功能；或者把这些乘积项作为宏单元中寄存器的辅助辅助输入来实现清除、预置、时钟使能等控制功能。每个宏单元中有一个共享扩展乘积项经非门后反馈到逻辑阵列中；宏单元中海存在并联扩展乘积项，该乘积项从邻近宏单元单元借位而来。两种扩展乘积项可用来补充宏单元的逻辑资源。
