1、第7章,多级结构的存储器系统概述 和主存储器,2,本章主要内容,多级结构的存储器系统概述 主存储器部件的组成和设计 主存储器概述 动态存储器原理 静态存储器原理 存储器的组织 教学计算机的内存储器实例 提高储存器系统性能的途径,3,存储器系统的概念与目标,存储器的作用 计算机中用来存放程序和数据的部件，是冯.诺依曼结构计算机的重要组成 程序和数据的共同特点：二进制位串存储器的要求 能够有两个稳定状态来表示二进制中的“0”和“1” 容易识别，两个状态能方便地进行转换 几种常用的存储介质：磁介质、触发器、电容、光盘,4,存储器系统的概念与目标,存储器追求的目标 尽可能快的存取速度：应能基本满足CP
2、U对数据的要求 尽可能大的存储空间：可以满足程序对存储空间的要求 尽可能低的单位成本：(价格/位)在用户能够承受范围内 怎么实现这个目标？ 用多级结构存储器把要用的程序和数据，按其使用的急迫程度分段调入存储容量不同、运行速度不同的存储器中，并由硬软件系统统一调度管理 例如三级结构存储器：cache主存虚存,5,多级结构存储器系统,选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而达到最优性能价格比，以满足使用要求。 例如：用容量更小但速度最快的 SRAM芯片组
3、成 CACHE，容量较大速度适中的 DRAM芯片组成 MAIN MEMORY，用容量特大但速度较慢的磁盘设备构成 VIRTUAL MEMORY。,6,程序运行的局部性原理,程序运行的局部性原理表现在三方面 时间方面：在一小段时间内，最近被访问过的程序和数据很可能再次被访问，例如：程序循环空间方面：在空间上这些被访问的程序和数据往往集中在一小片存储区，例如：数组存放指令执行顺序方面：在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )合理地把程序和数据分配在不同存储介质中,7,多级结构存储器之间应满足的原则,一致性原则同一个信息可以处在不同层次存储器中，此时，这一信息在几个级别的存
4、储器中应保持相同的值。包含性原则处在内层的信息一定被包含在其外层的存储器中，反之则不成立，即内层存储器中的全部信息是其相邻外层存储器中一部分信息的复制品 。,8,两级存储器举例,某计算机系统的内存由Cache和主存构成，Cache的存取周期TA1为45ns，主存的存取周期TA2为200ns。已知在一段给定的时间内，CPU共访问内存4500次，其中340次访问主存，求： （1）Cache的命中率是多少？ （2）CPU访问内存的平均访问时间TA是多少？ （3）Cache-主存系统的效率是多少？ 解： 命中率H=(4500-340)/4500=0.92。 CPU访存平均时间TA =0.9245+(1
5、-0.92)200=57.4ns cache-主存系统的效率e = TA1 / TA =45/57.4=78,9,10,主存储器概述,读指令,写指令,数据或指令,数据总线,地址总线,控制总线,11,半导体存储器的分类,目前主存储器中的存储体广泛使用的记忆元件是电子的，其材料是半导体。,12,静态和动态RAM芯片特性,SRAM DRAM存储信息 触发器 电容 破坏性读出 非 是需要刷新 不要 需要 送行列地址 同时送 分两次送运行速度 快 慢集成度 低 高发热量 大 小存储成本 高 低一般用途 CACHE 内存条,13,主存储器的组成,要组成一个满足要求的存储体，先要选择存储器芯片，再把它们连接
6、起来。 根据存储器要求的容量和选定的存储芯片容量，可计算出总的芯片数，即：存储芯片的连接方式也称扩展方式，常用的扩展方式有位扩展法、字扩展法、字位同时扩展法。,14,n根地址线可以有2n个存储单元，地址范围是其地址线从全“0”到全“1”进行编码；m根数据线表示芯片字长为m；每个芯片必须有片选信号，RAM还有读/写信号WE；电源线、地线及其他。例1 存储芯片的容量16K*8，问： （1）芯片的引出脚的最小数目应为多少？ （2）存储器芯片的地址范围是什么？ 答（1）16K=214 ，则地址线为14；字长8位，则数据线为8片选CS、读/写WE、电源和地，故最小引脚数：26（2）芯片的地址范围：000
7、0H-3FFFH,存储器芯片的引脚,15,SRAM芯片HM6116引脚图,16,ROM芯片28c64引脚图,17,(1)位扩展方式,当主存与单个存储芯片的字数相同、但位数不同时, 可用位扩展的方式来组织多个存储芯片构成存储器。 扩展芯片时, 字数不变, 位数增加。,连接的注意点： 所有芯片CS端接在一起,连接到CPU相应控制线上 各芯片数据线与CPU数据线1对1连接,18,(2)字扩展方式,只增加存储器的字数量, 而位数量保持不变。连接时： 将各芯片的地址线、数据线、读写控制线并联后, 再与系统总线的地址线、数据线、读写控制线相连接。 字扩展法的关键是各芯片地址范围的确定, 即片选信号CS的连
8、接, 片选信号用系统地址总线高位地址经片选译码器译码得到。 WE为读写控制,WE为低电平时, 做写操作; 为高时读。,A13A0/WED0D7,2-4 译码器,/CS 16k8 /WE D0-D7,/CS 16k8 /WE D0-D7,/CS 16k8 /WE D0-D7,/CS 16k8 /WE D0-D7,CPU,A15A14,A13,A0,用字扩展法构成64K8位的存储器,19,(3)字、位扩展法,存储器芯片的字数和字长均不能满足主存储器要求时, 采用字、位同时扩展的方法来构成主存储器。,用8片16K4的SRAM芯片组成64K8存储器,20,2.地址编码与译码,功能: 把地址线送来的地址
9、信号翻译成对应存储单元的选择信号。 地址译码方式: 单译码和双译码两种。 (1)单译码方式: 又称字选法, 对应的存储器是字结构的。结构简单, 但使用的外围电路多, 成本高。,21,又称重合法, 适用二维编址。 把地址线分成接近相等的两段, 分别供X地址和Y地址译码器译码。X和Y方向的选择线在存储体内的每个单元交叉，以选择相应的记忆单元。 大大减少了X、Y方向的译码的数目。存储容量越大，优势越明显。,(2)双译码方式,22,3.读/ 写操作与时序,CPU与主存间的数据传送可采用同步或异步方式。 同步方式中, 数据传送在固定的时间间隔内完成, 间隔由时钟脉冲确定, 它构成存储器的一个读/写周期。
10、 异步方式中, 主存在完成读写操作后, 回送一个“存储器操作完成”信号给CPU，此方式允许使用读写速度不同的存储器组成主存。,23,教学计算机的内存储器实例,设计基本要求 需要ROM来存放监控程序 需要RAM供用户和监控程序使用 能够扩展存储容量 地址总线16位，可寻64K个地址（字） 数据总线16位，即字长16位 控制总线： 时钟信号：与CPU时钟同步，简化设计 读写信号：/MIO、REQ、/WE，对三者译码生成内存和IO读写信号,24,存储器字位扩展,存储器芯片选用两种： 8K*8 SROM存储芯片58C65，13条地址线、8条数据线 2K*8 SRAM存储芯片6116，11条地址线、8条
11、数据线为组成 16 位存储器，须使用2片同类型芯片完成字长扩展（位扩展）；分别使用2片ROM和2片RAM进行存储单元的数量扩展（字扩展），总容量达10K字：地址总线的低13位送给每个58C65的地址引脚低11位送给每个6116的地址引脚高3位进行译码，产生的译码信号送到相应存储器芯片的/CS引脚,25,存储器片选信号,三个控制信号/MIO、REQ、/WR的用法：/MIO：有无内存或外设访问，0有，1无REQ：访问内存还是外设，0内存，1外设/WR：读还是写，0写1读,26,存储器字位扩展,27,若某CPU的地址总线16根(A15A0)，双向数据总线8根(D7D0)，控制总线中与主存有关的信号有
12、MREQ(允许访存），R/W。现要求主存地址空间分配如下：08191为系统程序区，只读；819232767为用户程序和工作区；最后(最大地址)2K为系统程序工作区。 现有如下存储器芯片： EPROM：8K8位(控制端仅有CS) SRAM：16K1位，2K8位，4K8位，8K8位 请从上述芯片中选择适当芯片设计该计算机主存储器，并画出主存储器逻辑框图、片选逻辑、与CPU 的连接。,存储器与CPU连接练习,28,1. 写出地址范围，划出高位地址 A15 A12 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 第一片 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1
13、1 0000-1FFFH 共8K 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 第二片 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 2000-3FFFH 共8K 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 第三片 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 4000-5FFFH 共8K 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 第四片 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 6000-7FFFH 共8K1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 第五片
14、 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 F800-FFFFH 共2K,所选芯片：1片8K*8ROM、3片8K*8RAM、1片2K*8RAM,解答,29,所选芯片地址线有13和12条两种，则片内译码需13条，剩3条作片外译码，选择3-8译码器，将A1513接译码器输入端，则：芯片1的高位地址为000时，选译码器的Y0做CS。芯片2的高位地址为001时，选译码器的Y1做CS。芯片3的高位地址为010时，选译码器的Y2做CS。芯片4的高位地址为011时，选译码器的Y3做CS。芯片5的高位地址为111时，选译码器的Y7以及A12 A11一起做/CS。,2. 地址译码,CPU的
15、所有地址线均参与译码，称为全译码,30,y1,y2,y3,y7,y0,存储器与CPU的连接示意图,31,提高储存器系统性能的途径快速读写,快速页式工作技术 ：连续读写属于同一行的多个列中的数据，其行地址只需在第一次读写时送入（锁存），之后保持不变，则每次读写属于该行的多个列中的数据时，仅锁存列地址即可，从而省掉了锁存行地址时间，也就加快了主存储器的读写速度。 EDO（Extended Data Out）技术：在数据输出部分增加数据锁存线路，延长输出数据的有效保持时间，即使地址信号改变了，仍能取到正确的读出数据，这可以进一步缩短地址送入时间，也就加快了主存储器的读写速度。,32,提高储存器系统性
16、能的途径并行技术,在一个主存周期内可并行读取多个数据字的主存储器。 一体多字 多体交叉,数据,33,提高储存器系统性能的途径,成组数据传送（Burst mode） 目的：提高数据总线的输入输出能力 传送一次地址，连续在总线上传送多个数据 需要CPU支持（PC机486以上）、主存储器支持（多体结构、EDO技术等） 其他可行方案 提高存储器芯片本身的读写速度 EDRAM：Enhanced DRAM CDRAM：Cache DRAM 改进芯片之间的组合与结构关系 SDRAM：Synchronous DRAM RDRAM：Rambus DRAM 使用多端口的存储器芯片,34,7-3 提高存储器系统性能的途径,特点：同一个存储器具有左右两个端口，具有两组相互独立的读写控制线路，允许两个独立的CPU或控制器同时异步地访问存储单元，是一种高速工作的存储器。其最大的特点是存储数据共享。,双端口存储器,
