1、西 安 电 子 科 技 大 学试 题题号 一(15) 二(15) 三(18) 四(16) 五(18) 六(18) 总分分数1.考试形式：闭卷；2.考试时间：120 分；3. 试卷共六大题，满分 100 分。班级 学号 姓名 任课教师 （注：第三、四、五、六题必须提供必要的分析或设计过程，只给出最终结果视为无效。 ）一、简答题（15 分，每题 3 分）1. 某逻辑关系为：A 不成立时 F 不成立，A 成立 B 不成立时 F 也不成立。给出必要的假设和最简逻辑表达式。应该首先进行假设，成立为 1，不成立为 0；或者成立为 0，不成立为 1.根据题意最简表达式为：F=AB 。也可以认为存在无关项，结
2、果 F=AB，或者 F=0 。2. 逻辑函数 f(A,B,C)=m(0,1,2,3,4,5)，其最大项表达式是什么？最简逻辑表达式是什么？F=M(6,7)F=A+B3. 钟控触发器的触发条件有哪些？钟控触发器的优点是什么？ 边沿，电平仅在约定触发有效期间，触发器状态对输入信号敏感，否则保持状态不变。便于触发器按照一定节拍工作优点只要合理，酌情给分。4. 逻辑电路的输出状态有哪些？用万用表如何判定 TTL 逻辑电路的输出状态？逻辑 0，逻辑 1，高阻可以先用电阻表测量高阻状态用电压表测量逻辑 0（一般小于 0.4V） ，逻辑 1（一般大于 2.4V）5. 某功能模块有 14 种情况需要处理，最少
3、用多少位的数值来表示这些情况？采用什么集成逻辑器件来实现这种转换？4 位编码器二、故障分析与解决（15 分）1. 某 TTL 逻辑电路输出的高电平只有 1.4V。 （5 分）原因：由于阻抗过大导致高电平未能上拉至有效电平。解决：添加上拉电阻2. 某时序逻辑电路加电后偶尔会出现“死机”现象，但只要按一下复位键就能正常工作。 （5 分）原因：时序电路未实现自启动设计。解决：重新修改设计，使每个状态都能进入工作循环3. 某组合逻辑电路的输出作为时钟驱动后面的计数器，实际测试时经常出现计数值超出预定范围。 （5 分）原因：时钟输入有毛刺，导致计数器工作不正常。解决：加入滤波电路，或者进行卡诺图重新化简
4、等。三、组合电路设计（18 分）1. 某逻辑电路有 3 个输入和 2 个输出，其工作波形如下图所示，采用与门、或门和非门来实现该电路。请给出分析过程及最终电路图。 （8 分）ABCDE输入：A，C，E 输出 B,DB=AED=C+AEAECBD2. 某电路输入一位 09 的十进制数，七段数码管显示该代码与一位特定数之和的个位值。信号 A3A2A1A0 为输入数值，采用如下图所示的 ROM 实现该逻辑电路，以学号的最后一位作为特定数。请给出分析过程并完成 ROM 的或阵列。 （10 分）学号末位为（ 9 ）存储矩阵A 3A 2A 1A 0aabcdefggedfcb5 V显示图例xxxxxxxx
5、xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx解：假设末尾学号为 9，完成学号末位与（A3A2A1A0） 2 的和。考生按照自己的学号完成电路设计，结果是参考答案的移位结果。共阳极数码管，0 为亮，1 为灭。完成数码管译码过程，剩余项保证数码管灭或设计成无关项也可以。9：00001000:00000011:10011112:00100103:00001104:10011005:01001006:01000007:00011118:0000000灭：1111111四、触发器电路（16 分）1. 电路有两个 D 触发器，它们的时钟端连
6、在一起，数据输入端也连在一起，其输入输出波形如下图所示，给出分析过程及最终电路图。 （8 分）ABCDD 时钟C 输入A 下降沿触发输出B 电平触发输出DQQS E TC L RDQQS E TC L RDC PC PC A B2. 某电路有 2 位输出信号 y 和 2 位输入信号 x，时刻 n 的值分别记为 y(n)和 x(n)，y( n)和 x(n)之间的关系为： y(n)=x(n-3)。采用上升沿 D 触发器实现该电路。请给出分析过程及最终电路图。 （8 分）D 触发器做延迟器，一位输入 3 个延迟QQS E TC L RDQQS E TC L RDQQS E TC L RDx1y1QQ
7、S E TC L RDQQS E TC L RDQQS E TC L RDx2y2五、时序逻辑电路设计（18 分）1. 采用上升沿 D 触发器、与门、或门和非门实现一位 BCD 码的加法计数器。请给出分析过程和最终电路图。 （8 分）思路 1： BCD 码加法器，状态转移表如下Q3 Q 2 Q 1 Q 0 Qn+13 Q n+12 Q n+11 Q n+100 0 0 0 0 0 0 10 0 0 1 0 0 1 00 0 1 0 0 0 1 10 0 1 1 0 1 0 00 1 0 0 0 1 0 10 1 0 1 0 1 1 00 1 1 0 0 1 1 10 1 1 1 1 0 0 0
8、1 0 0 0 1 0 0 11 0 0 1 0 0 0 0（电路略）思路 2：寄存器+加法器首先用 4 个 D 触发器形成 4 位寄存器，在外部做+1 逻辑。2. 某电路输入 1MHz 的脉冲信号，输出 100KHz 且高低电平各一半的脉冲信号。只采用了 1 个四位可预置二进制加法计数器和 1 个四位数值比较器来设计该电路。请给出分析过程和最终电路图。 （10 分）D3D2D1D0Q3Q2Q1Q0C P L Da b c d a b c d 1x x x x加法计数 0x x x x保持x x四位可预置二进制加法计数器功能表OC= Q3Q2Q1Q0C PL DOCD3D2D1D0Q3Q2Q1
9、Q0A3A2A1A0B3B2B1B0FA BFA = BFA B0 1 1 01 0 1 0F输入脉冲思路 1：加法器做 10 分频，比较器做脉宽整理。和 5 比较，小于输出。或者和 4 比较，大于输出。电路连接如图。输入脉冲连接 cp，输出 F思路 2：直接利用比较器置数，选择状态 3-12，然后由高位直接输出脉冲。电路连接略）六、应用设计（18 分）1. 某控制电路需要以下功能：当 A 为低电平时，输出 F 为 1；当 B 为低电平时，输出 F 为 0；当 A 和 B 都为高电平时，输出 F 不变。已知 A 和 B 不同时为低电平，采用基本逻辑门实现该电路。请给出分析过程和最终电路图。 （
10、8分）答案：1.根据题意分析出 RS 触发器，A 为 S，B 为 R，或者得到正确的状态描述。2.电路如图：2. 某逻辑电路控制三个灯，分别为 1#、2 #、3 #，每次仅有一个灯亮。其变化规则是重复：1 #亮2 #亮1 #亮2 #亮3 #亮2 #亮1 #亮2 #亮。采用1 个四位可预置二进制加法计数器和 3 个 8-1 数据选择器实现该电路。请给出分析过程和最终电路图。 （10 分）C PL DOCD3D2D1D0Q3Q2Q1Q0D3D2D1D0D7D6D5D4A2A1A0YD3D2D1D0D7D6D5D4A2A1A0YD3D2D1D0D7D6D5D4A2A1A0Y5 V0101110110101010111101111 23答案：可预置加法计数做模 8 计数，对应数据选择器分别选择 8 中不同的输出。也可以不预置，直接采用模 16 计数，只使用后 3 位来控制数据选择器。电路连接如图：& &A BF
