自控数字电路实验讲义.doc

1、数字电路与逻辑设计实验1实验一 SSI 组合逻辑电路的分析及应用实验性质：设计性一.实验目的1.掌握数字电子技术实验仪及示波器的使用方法，学会门电路逻辑功能的测试；2. 掌握小规模组合逻辑电路的分析及设计应用；二.实验原理 三.实验仪器及器件便携式电子技术实验仪数字万用表示波器74HC00、74HC86、74HC32 四.预习要求复习 CMOS 与非门（00） 、异或门（86） 、或门（32）的逻辑功能及真值表。熟悉集成芯片 74HC00、20、32 的管脚图。熟悉便携式电子技术实验仪的使用。熟悉示波器的使用方法。五.实验内容逻辑门功能测试电路如图 4-1-1 所示，测试两输入端与非门（74H

2、C00） 、两输入端异或门（74HC86） 、两输入端或门（74HC32）的逻辑功能。将测试结果填入表 4-1-1 中。图 4-1-1 门电路功能测试表 4-1-1输 入 输 出A B F1 F2 F3 F3电压/V0 00 11 01 1各种逻辑门的功能变换用两输入端的与非门 74HC00 实现下列功能： 或非门： ，画出逻辑电路图，测试并将结果填入表 4-1-2 中。BAF 异或门： ，画出逻辑电路图，测试并将结果填入表 4-1-3 中。,表 4-1-2 输 入 输 出A B Y00110101数字电路与逻辑设计实验2表 4-1-3 A B Y00110101全加器 需要进行加数、被加数和

3、低位来的进位信号相加，并根据求和结果给出该位的进位数，称之为全加，实现全加运算的逻辑电路叫全加器。根据全加器的功能，列出真值表如表 4-1-4 所示。其中 Ai 、B i 分别是被加数和加数，C i-1 为相邻低位进来的进位数，C i 为向相邻高位的进位数，S i为全加和。表 4-1-4Ai Bi Ci-1 Si Ci0000111100110011010101010110100100010111要求：根据真值表写出全加器的最简逻辑表达式，绘出逻辑电路图。设计一个多数表决电路。它有三个输入端，一个输出端，当有两个或三个输入为高电平时，输出高电平，否则输出为低电平。试用与非门实现该电路。要求列真

4、值表、写出逻辑表达式并绘出逻辑电路图。思考题：输血判断电路（选做）人类有四种血型：A、B、AB、O，输血时，输血者和受血者必须符合图 4-1-4 所示的规定，否则有生命危险。试设计一个电路，判断输血者和受血者血型是否符合规定。如符合，则输出为“1” ，否则为“0” 。要求列出真值表，写出逻辑表达式，画出逻辑电路图。 （提示：可用两个自变量的组合代表输血者血型，另外两个自 变量的组合代表受血者血型，用输出变量代表是否符合规定。 ）图 4-1-4 血型判断电路六.实验报告要求按“五.实验内容”的要求写出设计的全过程，记录实验结果。实验二 MSI 组合逻辑电路设计实验性质：设计性一. 实验目的检测及

5、熟悉几种无记忆逻辑电路元件。 学习 MSI 组合逻辑电路的应用设计。数字电路与逻辑设计实验3二.实验原理1.门电路是最基本的无记忆逻辑单元，以往设计组合电路时总是力图减少所用门电路的数目。近年来，由于中规模和大规模甚至超大规模集成电路的大生产以价格越来越低，设计组合电路的方法有所改变。在设计中，尽量根据电路的主要特性选用已有的具有标准功能的中、大规模集成芯片，而门电路之类的小规模芯片则用来作为各种中规模芯片之间的接口，以协调它们的工作，这样设计的电路工作可靠，设计者所花的时间少。例如：对于逻辑表达式 ，可以用门电路组合而成。如果我们用异或门ABCCBAF74HC86 来实现就简单的多： 。所以

6、，用 MSI 可使逻辑电路设计更为节省时间，所用集成电路的个数也显著减少。2.常用的中规模集成组合电路四位全加器 74HC283全加器芯片 74HC283 的管脚排列见附表。它能实现四位二进制数的全加。A 4、A 3、A 2、A 1表示加数，B4、B 3、B 2、B 1表示被加数。 4、 3、 2、 1分别表示每位的加数和。C 0是低位的进位数，C 4是向高位的进位。若进行四位二进制数的全加，只需一块这样的芯片，用起来很方便。另外还有一位全加器 74HC183、二位全加器 74HC82，可根据需要进行选择。数据选择器 74HC153数据选择器是根据多位数码的编码情况将其中一位数码由输出端送出去

7、的电路。74HC153 双四选一数据选择器中装有两个四选一的数据选择器，它们各有四个数据输入端C4、C 3、C 2、C 1，一个输出端 Y 和一个控制许可端 G，管脚见附录。控制许可端 G=1 时，传输通道被封锁，输入的数据不能传送出去。B、A 是编码选择端，两路选择器公用。表 4-4-1 为其真值表。表 4-4-1编码选择 控制许可 数据输入 输出B A G C4 C3 C2 C1 Y0 00 00 X X X 0X X X 1010 10 10 X X 0 XX X 1 X011 01 00 X 0 X XX 1 X X011 11 10 0 X X X1 X X X01X X 1 X X

8、 X X 0注：X 为 0 或 1还有一种芯片 74HC151，它是八选一的数据选择器。用数据选择器来实现某些逻辑函数有时是很方便的。例：用 74HC153 设计一个组合电路，当某三位二进制数 D2 D1 D0为质数时，其输出为 1。否则输出为 0。我们知道，07 的质数为 1、2、3、5、7。现将可能出现的几种情况列于表 3-4-2 中。从表 3-4-2 中可见，除了 D2 D1 =01 两种情况一定为质数，输出必为 1 以外，其余 6 种情况，是否为质数完全由 D0决定。因此可采用四选一数据选择器，以 D2 D1 为编码选择信号，加到 B、A 两端，将 D0和 1 分别加到数据输入端，来实

9、现前述要求。相应的逻辑电路如图 4-4-1 所示。表 4-4-2 质数指示电路真值表十进制数 D2 D1 D0 质数？ 输出010 0 00 0 101D0230 1 00 1 1111451 0 01 0 101D0数字电路与逻辑设计实验4671 1 01 1 101D0图 4-4-1 3/8 线译码器 74HC1383/8 线译码器的功能是将输入的数据，根据译码选择，从选中的地址线上传送出来。3/8 线译码器的管脚排列见附录，其真值表如表 4-4-3 所示。当 74HC138 作为多路分配器工作时，数据可以从 G1端输入，也可以由 G2A 端、G 2B 端输入。当数据由 G1端输入，G 2

10、A+G2B=0 时，则 G1端的输入数据由译码输入选择条件在相应的输出线上传送出去。例如 CBA=111时，则输入数据由 Y7传出去，当 G1=1 则 Y7=0，G 1=0 则 Y7=1，即传出去的是反码。同样，输入数据由G2A+G2B 输入时，G 1=1 则传送的是原码。当 74HC138 作为译码器工作时，G 1=1，G 2A+G2B=0，则根据译码选择输入条件，在相应的输出线上有低电平信号输出。例如 CBA=001 时，则 Y1=0，其他输出线均为高电平（无输出） 。3/8 线译码器的用途很多，最基本的是从输入的二进制数译出唯一的地址，例如当 CBA=110 时，有低电平输出信号的线是

11、Y6。这就是二进制译码。其次是对传输的信号在译码选择的控制下进行分路传输，例如当CBA=000 时信号由 Y0输出；当 CBA=001 时信号由 Y1输出第三种应用是实现布尔函数。表 4-4-3输入 输出使能 译码选择序号G1 G2A+G2B C B A Y0 Y0 Y0 Y0 Y0 Y0 Y0 Y0无效X01XX X XX X X1 1 1 1 1 1 1 11 1 1 1 1 1 1 10123456711111111000000000 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1

12、1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0因为 3/8 线译码器能够产出输入译码选择的所有最小项，而任意布尔函数总能表示成最小项之和的形式，所以利用 3/8 线译码器再加上与非门可以实现任一布尔函数。例如，逻辑函数 ，这个函数用 74HC138 和一个四输入与非门很容易实现，如图 4-4-2。ABCCBAF数据比较器 74HC85数据比较器有两类：一类是“等值”比较器，它只检验两数是否相等；另一类是“量值”比较器，它不但检验两数是否相等，还要检验两数中哪个大。按数的传输方式

13、，又有串行比较器和并行比较器。数据比较器可用于接口电路。比较两个多位数的大小时，必须从高向低逐位比较，只有在高位相等时，才需要比较低位。集成四位数数字电路与逻辑设计实验5值比较器 74HC85，输入的两个待比较的数是 A=A3A2A1A0和 B=B3B2B1B0，输出为比较结果 L（AB） 、S（AB） 、E（A=B） 。74HC85 还设有三个级联端 l（AB） 、s（AB） 、e（A=B） 。图 4-4-2 楼道中灯泡控制逻辑电路表 4-4-4 为四位比较器 74HC85 的功能表。表 4-4-4数值输入 级联输入 输出A3B3 A3B3 A3B3 A3B3 l s e L S EA3B

14、3 X X X A3B 3 X X XA3B 3 A2B 2 X X A3B 3 A2B 2 X X A3B 3 A2B 2 A1B 1 X A3B 3 A2B 2 A1B 1 X A3B 3 A2B 2 A1B 1 A0B 0 A3B 3 A2B 2 A1B 1 A0B 0 A3B 3 A2B 2 A1B 1 A0B 0 A3B 3 A2B 2 A1B 1 A0B 0 A3B 3 A2B 2 A1B 1 A0B 0 X X XX X XX X XX X XX X XX X XX X XX X X1 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0

15、00 1 01 0 00 1 00 0 1由功能表可以得到 74HC85 的三个输出端逻辑表达式：E=E3E2E1E0eL=L3+ E3L2 + E3E2L1+ E3E2E1L0+ E3E2E1E0lS=S3+ E3S2 + E3E2S1+ E3E2E1S0+ E3E2E1E0s其中 Ei 表示 Ai=Bi ,Li 表示 AiB i ，S i =AiB i。显示器件常见的数码显示器件有辉光数码管、荧光数码管、发光二极管（LED） 、液晶显示器（LCD）等。目前常用的数码显示器件以发光二极管和液晶显示器为多，下面只对发光二极管在数字电路中的应用做简单介绍。 显示数字电路的逻辑电平发光二极管（LE

16、D）的导通电压约为 1.8-2V，工作电流为几毫安到几十毫安，TTL 集成电路可以直接驱动，因而将它接到 TTL 数字电路的输出端，作为拉、灌电流负载，可以显示该电路输出的逻辑电平。对于CMOS 电路来说，发光效率高的 LED 可由 CMOS 集成电路直接驱动，特别是当 VDD=10-15V 时，LED 能够有足够的亮度，如果在低电源电压下工作的 CMOS 集成电路要驱动 LED，或使用负载能力较差的 4000 系列 CMOS 集成电路驱动 LED，都可能难以使 LED 发出足够亮的光，解决的办法是加一级驱动电路，以获得足够的驱动能力。应当注意，用 TTL 或 CMOS 集成电路驱动 LED

17、时，应加入限流电阻，若不加适当的限流保护，则会因电数字电路与逻辑设计实验6流过大而导致 LED 或集成电路损坏。图 4-4-3（a）是集成电路输出低电平点亮 LED 的电路，限流电阻，图 4-4-3（b）是集成电路输出高平点亮 LED 的电路，LEDOCIVR。H(a) (b)图 4-4-3 TTL 门驱动 LED 电路 显示十进制数字LED 字型以七段显示器为多见，它是由条形发光二极管组成，如图 4-4-4 所示。LED 七段数码管分为共阴极和共阳极两种，使用共阴极数码管时，公共阴极接地，ag 由相应的输出为“1”的七段译码器的输出驱动；使用共阳极数码管时，公共阳极接地，ag 由相应的输出为

18、“0”的七段译码器的输出驱动。(a) 字型图 (b) 共阳极接法 (c) 共阳极接法图 4-4-4 LED 数码管三.实验设备及器件数字电子技术实验仪万用表示波器74HC00、74HC151、74HC153、74HC138、74HC85四.预习报告要求熟悉常用组合逻辑电路的管脚排列和功能表。画出实验逻辑电路图。五.实验内容设计一个组合逻辑电路，它有三个输入端，一个输出端，当有两个或三个输入为高电平时，输出高电平，否则输出为低电平。此电路叫多数表决电路。设计要求：用 3/8 线译码器 74HC138 和一个与非门设计。用数据选择器 74HC153 设计。用数据选择器 74HC151 设计。数字电

19、路与逻辑设计实验7用数字比较器 74HC85 构成一个四舍五入电路，当输入二进制数的等值十进制数大于等于 5 时输出 F=1，否则输出 F=0。思考题：用数据选择器 74HC151 和译码器 74HC138 组成 2 路信号分时传送系统。测试在 A2A0控制下输入和输出 Y4Y0的对应波形关系。六.实验报告要求写出设计的全过程，画出电路逻辑图，记录实验验证的结果。 实验三 触发器及其应用实验性质：设计性一、实验目的测试并掌握 RS、D、J-K 等触发器的逻辑功能。掌握用触发器设计一些简单的时序电路的方法。二、实验原理时序电路具有保持（记忆）功能。它的输出状态不仅和当时的输入有关，还和在此之前的

20、电路状态有关。触发器是组成时序电路的最基本单元，因此熟悉触发器的功能和学习应用各种触发器搭接一些简单的时序电路是十分必要的。触发器有两个稳定状态，即“0”和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一种具有记忆功能的电路，可作为二进制存贮单元使用。触发器的种类很多，按其功能可分为基本 RS 触发器、JK 触发器、D 触发器和 T 触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。集成触发器主要有三种类型：锁存器、D 和 JK 触发器。锁存器是电位型触发器，由于它存在“空翻”不能用于计数器和移位寄存器，只能用于信息寄存器。

21、维阻 D 触发器，克服了“空翻”现象，所以称作维阻型触发器。主从触发器，虽然克服了“空翻” ，但存在一次变化问题，即在 CP=1 期间，J、K 端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围就受到一定的限制。边沿触发型JK 触发器抗干扰性能较好，故应用广泛。. 触发器基本触发器基本触发器是各种触发器中最基本组成部分，它能存贮一位二进制信息，但有一定约束条件。例如用与非门组成的触发器的、不能同时为“” ，否则当、端的“”电平同时撤消后，触发器的状态不定。因此的情况不允许出现。基本触发器的用途之一是作无抖动开关。例如在图 4-5-1（a）电路中，当开关接通时，由于机械

22、开关在扳动过程中，存在接触抖动，使得点电压从干脆的跃降到的一瞬间（几十毫秒） ，会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关与输出端之间接入一个触发器（见图 4-5-（b）所示） ，就能使 F 端产生很清晰的阶跃信号。那么这种带 RS 触发器的开关通常称为无抖动开关（或称逻辑开关） 。而把有抖动的开关称为数据开关。（a）开关接触抖动 (b) 无抖动开关电路图 4-5-1 RS 触发器的应用数字电路与逻辑设计实验8D 触发器图 4-5-2(a)和图 4-5-2(b)为

23、 D 触发器的逻辑符号和状态转换图。表 4-5-1，表 4-5-2 为 D 触发器74HC74 的特性表和驱动表。表 4-5-1 74HC74 特性表D 1NQ0 01 1（a）D 触发器的逻辑符号 (b)D 触发器的状态转换图图 4-5-2 D 触发器特性方程： =D。1NQ实验所用 74HC74 为双 D 型正沿触发器，其管脚排列见附录。在这种芯片中有两个 D 触发器，PR 为预置端，CLR 为清零端，CP 为时钟输入端。当 PR 和 CLR 端为高电平时，触发器在 CP 的正沿触发；当 CLR 为低电平时清零；PR 为低电平时置“1” 。功能表见表 4-5-3。表 4-5-2 74HC7

24、4 驱动表NQ1D0 0 00 1 11 0 01 1 1表 4-5-3 74HC74 功能表输出预置（PR） 清除（CLR） 时钟（CP） D 1NQ0 1 1 01 0 0 10 0 不 定*1 1 1 1 01 1 0 0 11 1 0 N*这种情况禁止出现，因为正，负逻辑输出端都为 1，破坏了逻辑关系。J-K 触发器图 4-5-3（a）和图 4-5-3(b)为 J-K 触发器的逻辑符号和状态转换图，其特性表和驱动表见表 4-5-4 和表 4-5-5。特性方程： =J +1NQNK数字电路与逻辑设计实验9（a）J-K 触发器的逻辑符号 (b) J-K 触发器的状态转换图图 4-5-3 J

25、K 触发器实验所用 74HC112 为双 J-K 负沿触发器，其管脚排列见附录。CLK 端是时钟脉冲输入端，为下降沿触发，PR、CLR 分别为置“1”端和置“0”端。其功能表见表 4-5-6 所示。T 触发器当把 J-K 触发器的 J，K 端连在一起，就得到 T 触发器的功能：当 J=K=1 时，每来一个时钟脉冲，它就翻转一次。J=K=0 时，状态不变。表 4-5-4 J-K 触发器特性表J K NQ1NQ0 0 0 00 1 0 01 0 0 11 1 0 10 0 1 10 1 1 01 0 1 11 1 1 0表 4-5-5 J-K 触发器驱动表NQJ K0 0 0 0 1 1 1 0

26、11 1 0表 4-5-6 74HC112 功能表 输 入 输出预置（PR） 清除（CLR） 时钟（CP） J K1NQ1N0 1 1 01 0 0 10 0 1* 1*1 1 0 0 N1 1 1 0 1 01 1 0 1 0 11 1 1 1 翻 转1 1 1 NQ*不稳定状态，当预制和清除端同时变为高电平时，状态将不能保持。准备时间和保持时间为使触发器在一定输入信号的作用下从一个状态转换到另一个预定的状态，输入信号必须在时钟脉冲边数字电路与逻辑设计实验10沿到来之前和以后保持一段时间。例如 74HC74 触发器为正沿触发，那么在 CP 的上升沿到来之前，输入信号要保持稳定，这段时间叫准备

27、时间。在 CP 的上升沿到来以后，输入信号还要保持稳定一段时间，这段时间叫保持时间，如图 15-4 所示。对于 74HC74 来说，这两段时间之和约为 25ns。输入信号若在这段期间内发生改变，那么输出电平就不正常。图 4-5-4 准备时间和保持时间分频器从 T 触发器 Q 端输出信号的频率为输入时钟脉冲频率的一半，如图 4-5-5 所示。图中触发器为负沿触发。如果把 n 个触发器级联起来，以前一级的输出为下一级的输入加到 CP 端，则可得到 分频。n2图 4-5-5 分频器图 4-5-6 为 8 分频线路及其时序图。由此可以看出，在 CP 作用下电路的状态 依次从 000 变2Q10到 11

28、1，所以也叫模 计数器。32这种计数器是非同步的。因为外来的时钟脉冲只加在第一个触发器上，加在第二个触发器的时钟，为前面触发器的输出 。实际上，触发器的状态转换需要一定的延迟时间 （约几十纳秒） 。因此，第二个触发0Qpt器的输出会产生延迟。在后面的触发器的延迟可依次类推，各级触发器输出有不同的延迟时间，会产生竞争冒险现象。采用同步触发，使每一个触发器同时转换，可以避免上述现象。图 4-5-7 为模 同步计数器。外来时钟脉冲同时加在三个触发器的 CP 端。JK 端的激励较异步计数器复32杂。后面一级触发器转换的条件（J=K=1）是前面各级触发器皆为 1 状态。图 4-5-6 异步八进制计数器数

29、字电路与逻辑设计实验11图 4-5-7 模 同步计数器32三、实验仪器及器件数字电子技术实验仪万用表示波器74HC00、74HC74、74HC112、74HC04四、预习报告要求熟悉 74HC74、74HC112 的管脚排列及其逻辑功能；掌握用触发器设计简单时序电路的方法。五、实验内容用与非门组成一个基本 RS 触发器。要求绘出逻辑电路图，列出真值表。验证 D（74HC74）触发器的逻辑功能和预置、清零端的作用，注意它是正沿还是负沿触发。并用 D 触发器设计一个 8 分频器。要求绘出逻辑电路图，用实验验证其正确性。验证 J-K（74HC112）触发器的逻辑功能和预置、清零端的作用，注意它是正沿

30、还是负沿触发。并用 J-K触发器设计一个 8 分频器。要求绘出逻辑电路图，用实验验证其正确性。思考题：实现 D、JK 触发器间的相互转换。设计电路，完成 D 转换成 JK、JK 转换成 D 的功能。六、实验报告要求写出设计的全过程，画出电路逻辑图，记录实验验证的结果；把在实验中出现的异常现象作分析和研究。实验四 集成计数器及其应用实验性质：设计一、实验目的熟悉集成计数器的逻辑功能及各控制端的作用；学会使用集成计数器芯片，掌握用集成计数器构成任意进制计数器的方法。二、实验原理计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于分频、程序控制及逻辑控制等。MSI 计数器种类

31、繁多，其分类方式大致有以下三种：第一种：按计数器的进制分。通常分为二进制、十进制和 N 进制计数器。第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工作频率高、译码时不会产生尖峰信号。而异步计数器中的计数脉冲是逐级传送的，高位触发器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。第三种：按计数加减分类。则有递减、递加计数器和可逆计数器。其中可逆计数器又有加减控制式和双时钟输入式两种。

32、针对以上计数器的特点，我们在设计电路时，可根据任务要求选用合适器件。如表 4-6-1 所示。表 4-6-1分类 名称 型号 说明二-十进制同步计数器 74HC160 同步预置、异步清零四位二进制同步计数器 74HC161 同步预置、异步清零二-十进制同步计数器 74HC162 同步预置、同步清零四位二进制同步计数器 74HC163 同步预置、同步清零74HC168 同步预置、无清零端74HC192 异步置数、清零、双时钟同步计数器 二-十进制加/减计数器74HC190 异步置数、无清零端、单时钟数字电路与逻辑设计实验1274HC169 同步预置、无清零端74HC193 异步置数、清零、双时钟四

33、位二进制加/减计数器74HC191 异步置数、无清零端、单时钟74HC90、74HC290二-五-十进制计数器74HC196 可预置74HC197 可预置二-八-十六进制计数器74HC193、74HC293异步清零二-六-十二进制计数器 74HC92 异步清零双四位二进制计数器 74HC93 异步清零异步计数器双二-五-十进制计数器 74HC390、74HC490异步清零下面我们仅以 74HC160、74HC161、74HC163 为例，介绍 MSI 计数器的一般使用方法，对于表中的其它器件更详细功能介绍请参阅有关手册。. 四位二进制同步计数器 74HC161该计数器能同步并行预置数据、异步清

34、零，具有清零、置数、计数和保持四种功能，且具有进位信号输出端、可串接计数使用。其管脚图见附录。功能见表 4-6-2 所示。从功能表和管脚图可知，该计数器有清零信号 CLR，使能信号 P、T，置数信号、时钟CLK 和四个数据输入端 A、B、C、D，另外还有四个数据输出端 QA、Q B、Q C、Q D，以及动态进位输出端 CO=T. QA.QB.QC.QD。其计数范围 015。目前广泛使用中规模集成计数器来构成任意进制（N 进制）计数器。现以 74HC161 为例，介绍一些构成N 进制计数器的方法。表 4-6-2输 入 输 出时钟 清零 置数 P T QnXXX01111X0111XX10XXX1

35、X0清零置数计数不计数不计数反馈清零法模数较大的计数器在进行正常计数过程中，利用其中某个状态进行反馈，控制其直接清零端，强迫计数器停止计数，从零开始下一个计数周期，这样可以把大模数的计数器改造成任意进制的小模数计数器，这就是反馈清零法。用 74HC161 构成的十一进制计数器，其电路如图 4-6-1 所示。图 4-6-1 反馈清零法置数归零法用 74HC161 构成的十一进制计数器，其电路如图 4-6-2 所示。将计数器最大状态（1010）时输出为 1 的端接到与非门的输入端。这样只有在 Q3Q2Q1Q0=1010 状态时， =0，在下一个 CP（第 11 个 CP）上升沿到来LD后，执行预置

36、数功能，将 D3D2D1D0 并入 Q3Q2Q1Q0，使计数器复位为 0000，实现 M11 加法计数。数字电路与逻辑设计实验13图 4-6-2 置数归零法预置补数法电路连接方式见图 4-6-3 所示（两电路功能相同） 。此电路的工作状态为 515。预置端 D3D2D1D0 =0101，输出端 Q3Q2Q1Q0=1111（此时 CO=1） 。这样，计数器从 5 开始计数，到 15 后回到 5。由于 74HC161 为16 进制，对模 N 计数器可利用预置（16-N）的方法实现。也可利用 015 中任一段 11 个状态来实现模 11，如 212，414 等。图 4-6-3 预置补数法计数器位数的

37、扩展74HC161 为 M16 加计数器，要实现模数大于 16 计数器时，可将多片 74HC161 级联，进行扩展。 用 74HC161 构成同步加计数器图 4-6-4 为构成 M166 的同步加计数器的逻辑电路图。166 的最大状态为 165，二进制数为 10100101，需两片 161。两片的 CP 端连在一起，接成同步状态；片的进位输出 CO 端接片的 CTT、CT P ， 保证片的 Q3Q2Q1Q0由 1111 回到 0000 时，片加 1。就是说，片每个 CP 脉冲进行加一计数，片每第16 个 CP 脉冲进行加一计数。最后，在输出 Q7Q6Q5Q4Q3Q2Q1Q0=10100101

38、时，由两片的 端回到 0。LD图 4-6-4 74HC161 构成 M166 同步加计数器 用 74HC161 构成异步加计数器图 4-6-5 为异步级联方式构成的 M166 加计数器，初始状态为 0000。注意，片输出 CO经一非门后接片CP 端。这样，只有当片由 1111 变成 0000 状态，使其 CO 由 1 变为 0，片的 P 由 0 变1 时，片才能计入一个脉冲。数字电路与逻辑设计实验14图 4-6-5 74HC161 构成 M166 异步加计数器2.同步十进制加法计数器 74HC16074HC160 的管脚图见附录。功能同表 3-5-2 所示，它与 74HC161 的功能完全相同

39、，但进位输出 CO=T. QA.QD。它是十进制计数器，当计数状态计到 1001 时，即产生进位输出，并重新由 0000 开始计数，并重新由 0000 开始计数，计数范围 09。图 4-6-6 为用两片 74HC160 构成 60 秒计时电路的连接图，初态为 0000。图 4-6-6 74HC160 构成 60 秒计时电路3.四位二进制同步计数器 74HC16374HC163 是二进制具有同步清 0 功能的 M16 加计数器。在 CLR=0 的情况下，输入一个 CP 脉冲后，计数器才清 0。三、实验仪器及器件数字电子技术实验仪万用表示波器74HC160、74HC163、74HC00、74HC2

40、0四、预习报告要求熟悉 74HC160、74HC163（或 161）的管脚排列及其工作原理；掌握集成计数器的使用方法。五、实验内容验证 74HC160 的模 10 计数器的功能。用 74HC160 设计电路。用预置数法实现模 6 计数器。绘出逻辑电路图并用实验验证其正确性。用 74HC160 设计电路。用反馈清零法实现模 26 计数器。绘出逻辑电路图并用实验验证其正确性。用 74HC161 设计电路。用反馈清零法实现模 26 计数器。绘出逻辑电路图并用实验验证其正确性。思考题：脉冲序列发生器设计。用 74HC160 计数器和 74HC151 八选一数据选择器设计一个脉冲序列发生数字电路与逻辑设

41、计实验15器，使其在一系列脉冲的作用下，输出端能周期性的输出 0010110111 的脉冲序列。六、实验报告要求按照“五.实验内容”的要出设计的全过程，画出电路逻辑图，记录实验结果；实验五 MSI 移位寄存器及 555 定时器的应用实验性质：设计性一、实验目的掌握移位寄存器的工作原理及其应用；掌握 555 定时器的工作原理及其应用；掌握数字系统的综合设计能力。二、实验原理1.移位寄存器具有移位功能的寄存器称为移位寄存器。按功能分，可分为单向移位寄存器和双向移位寄存器两种；按输入与输出信息的方式分，有并行输入并行输出，并行输入串行输出，串行输入并行输出，串行输入串行输出及多功能方式五种。在使用

42、MSI 移位寄存器时，可根据任务要求，从器件手册或有关资料中，选出合适器件，查出该器件功能表，掌握其器件功能特点，就可以正确地使用。下面对常用的移位寄存器 74194 作简单介绍。. 四位双向通用移位寄存器 74HC19474HC194 是四位并行存取双向移位寄存器，其管脚图见附录。功能表如表 4-7-1 所示。其中，S1 、S0 为控制端，控制方式如上表所示。由功能表可知，该移位寄存器具有左移、右移、并行输入数据、保持及清除等五种功能。表 4-7-1 74HC194 功能表输入 输出模式 串行 并行清除 时钟S1 S0 左 右 A B C DQA QB QC QD01111111XLXX10

43、0110XX111000X XX XX XX 1X 01 X0 XX XX X X XX X X Xa b c dX X X XX X X XX X X XX X X XX X X X0 0 0 0QA0 QB0 QC0 QD0a b c d1 QAN QBN QCN0 QAN QBN QCNQBn QCn QDn 1QBn QCn QDn 0QA0 QB0 QC0 QD0说明：a、b、c、d=输入 A、B、C 或 D 端相应的稳定态输入电平。QA0 QB0 QC0 QD0=在规定的稳态输入条件建立之前，QA 、 、 QB QC QD 相应的电平。QAN QBN QCN=在最近的时钟上升沿跳变

44、之前 QA、 、 QB QC 相应的电平。. 四位双向通用移位寄存器 74HC194 的应用举例移位寄存器的级联为了增加移位寄存器的位数，可在 CP 移位脉冲的驱动能力范围内，将多块移位寄存器级联扩展，以满足字长的要求。图 4-7-1 所示为两块移位寄存器 74194 的级联连接图。其功能与单个移位寄存器的功能类似。数字电路与逻辑设计实验16图 4-7-1 多位移位寄存器的级联当 S0S1=11 时，在 CP 脉冲正沿作用下，D 0 D7 的数据被送到 Q0 Q7的输出端，移位寄存器完成置数功能。当 S0S1=01 时，移位寄存器完成左移操作功能。当第八个 CP 脉冲到来时， Q 7 Q0 全

45、部变为“0” 。当 S0S1=10 时，移位寄存器完成右移操作功能。当第八个 CP 脉冲到来时， Q 0 Q7 全部变为“1” 。当 S0S1=00 时，移位寄存器处于保持状态。将 Q0接 DSL， =1，取 Q3Q2Q1Q0中只有一个 1 的循环为主循环，即 D3D2D1D0=0001。取 M1=1，M 0先为R1，实现并入功能：Q 3Q2Q1Q0= D3D2D1D0=0001，然后令 M0=0，则随着 CP 脉冲的输入，电路开始左移环形移位操作，其主循环状态图和波形图分别如图 4-7-2 (b)、(c)所示。从图 4-7-2（b）中可以看出，4 个触发器可以形成 4 个状态，可以做模 4

46、计数器。当环形计数器主循环有 n 个触发器时，模数就为 n。从图 4-7-2（c）中可以看出，在 Q3Q2Q1Q0中只有一个高电平 1（也可以只有一个低电平 0）依次输出，形成一种节拍脉冲波形，节拍的高电平宽度为一个 CP 周期。这种电路也称节拍发生器。（a） 电路图(c)主循环波形图(b) 主循环状态图 图 4-7-2 74HC194 构成的环形左移移位寄存器构成环形计数器环形计数器实际上就是一个环的移位寄存器。根据初态设置的不同，这种电路的有效循环常常是循环移位一个“1”或一个“0” 。图 4-7-2 是由四位移位寄存器 74194 构成的环形左移移位寄存器的逻辑电路图。数字电路与逻辑设计实验17构成扭环形计数器74HC194 构成的右扭环形计数器的电路图图 4-7-3(a)所示，是把 Q3接非门后再接右移串入端 DSR（若将 接 DSL，则构成左扭环形计数器） 。4-7-3(b)为右扭环形计数器的状态图。从状态图中可以看出，4 个触0Q发器构成扭环计数器时，主循环有 8 个状态，即 n 个触发器，扭环计数器为模 2n。在触发器个数相同时，模数比环形计数器提高一倍。（a）电路图 (b) 状态图图 4-7-3 74HC194 构成的扭环形计数器2.555 定时器555 集成定时器是一种模拟电路和数字电