1、1,第四章 组合逻辑设计原理,开关代数 公理、定理、逻辑函数的表示 组合电路分析 得到指定电路的功能（公式法化简） 组合电路综合 根据命题，得到电路实现（卡诺图化简） 定时冒险,2,思考：五变量如何利用卡诺图化简？,16171918,20212322,28293130,24252726,3,F = A,B,C,D,E(0,1,2,3,4,5,10,11,14,20,21,24,25,26,27,28,29,30),F = + + + +,ABD,ACD,ACD,ABC,BDE,4,第5章 组合逻辑设计实践,文档标准和电路定时 常用的中规模组合逻辑器件,数字逻辑设计及应用,5,5.1 文档标准,
2、结构化的理念 说明书：接口及功能描述 方框图 block diagram：主要功能模块及其互联 原理图 schematic diagram（P229图5-17） 定时图 timing diagram （P231图5-19） 结构化逻辑器件描述 电路描述：解释电路内部如何工作,6,门的符号,7,信号名和有效电平,信号的命名 与信号相关的有效电平 高电平有效（active high） 低电平有效（active low）,有反相圈的引脚 表示低电平有效,给定逻辑功能只在符号框的内部发生,8,等效门符号（摩根定理）,9,“圈到圈”的逻辑设计,10,5.2 电路定时,传播延迟 propagation d
3、elay, 信号通路输入端的变化引起输出端变化所需的时间,tpHL 和 tpLH 可能不同,11,5.2 电路定时,传播延迟 propagation delay,定时分析：取最坏情况延迟,tpHL 和 tpLH 可能不同,P233 表5-2,12,5.2 电路定时,定时图（时序图） timing diagram,13,5.2 电路定时,定时图（时序图） timing diagram,14,5.2 电路定时,15,常用中规模组合逻辑电路,编码器 译码器 多路复用器 奇偶校验 比较器 加法器,16,译码器和编码器,多输入、多输出电路,译码器（decoder）一般来说，输出编码比输入编码位数多 编码
4、器（encoder）输出编码比输入编码位数少，则常称为编码器,使能输入有效才能 实现正常映射功能,17,一种最常用的情况,译码器（decoder）,编码器（encoder）,18,5.4 译码器（decoder）,二进制译码器,0 X X 0 0 0 01 0 0 0 0 0 11 0 1 0 0 1 01 1 0 0 1 0 01 1 1 1 0 0 0,19,5.4 译码器（decoder）,Y0 = EN ( I1 I2 ) Y1 = EN ( I1 I2 ) Y2 = EN ( I1 I2 ) Y3 = EN ( I1 I2 ),Yi = EN mi,20,0 0 0 0 0 0 0
5、1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0,Yi = EN mi,1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1,21,大规模元件的逻辑符号,22,双2-4译码器74x139,74x139,1 X X 1 1 1 10 0 0 1 1 1 00 0 1 1 1 0 10 1 0 1 0 1 10 1 1 0 1 1 1,23,3-8译码器74x138,Y3 = G1 G2A G2B C B A,Y3_L = Y3 = (G1 G2A_L G2B_L CBA) = G1 + G2A_L + G2B_L + C+B+A,
