电子电路绘图通用规则.doc

1、age 1 of 60电子电路绘图通用规则目录1 目的2 适用范围3 内容3.1 库文件管理3.1.1 库管理方式3.1.2 数据库定义3.1.3 库元件添加流程3.1.4 原理图库命名规则3.1.5 封装库命名规则3.2 原理图绘制 3.2.1 标准图框图幅3.2.2 器件图选择或制作3.2.3 布局设计3.2.4 层次设计3.2.5 连线3.2.6 字符要求3.2.8 文件名及图号编号规则3.2.9 AD09 中，connection matrix 设置age 2 of 603.2.10 绘图信息填写3.2.11 考虑 EMC，原理设计 参考规则3.3 电路板绘制3.3.1 PCB 预设计

2、3.3.2 布局要求:3.3.3 布线要求3.3.4 光学定位符号要求3.3.5 PCB 设计中应遵循的 20 条规则3.3.6 泪节点要求3.3.7 敷铜要求3.3.8 丝印标注要求3.3.9 测试点要求3.4 设计检查3.4.1 原理图检查项目3.4.2 电路板检查项目3.5 实验电路板制作顺序3.6 批量生产文件制作及要求3.6.1 PIK 文件要求3.6.2 钢网文件要求4、相关文件5、附录附录 A 电路原理图器件标注规则age 3 of 60附录 B PCB 库 元件命名规则及器件对应表附录 C 器件间距要求附录 D 内外层线路及铜箔到板边、非金属化孔壁的尺寸要求附录 E 电路工作电

3、压与线间距的设置。附录 F PCB 布线最小间距附录 G 丝印字符大小 (参考值)附录 H 电路原理图模板及风格说明附录 I 库元件添加流程1、目的本规则规定了电子电路原理图和电路板图绘制的基本规范以及检查确认的控制流程。A. 规定了公司 PCB 设计 的流程和设计原则，主要目的是 为 PCB 设计者提供必须遵循的规则和约定。 B. 提高 PCB 设计质量和设计效率。提高 PCB 的可生产性、可测试、可维护性。 2、适用范围适用于公司内部研发、生产等各环节中绘制的电子电路原理图、电路板图。 除非特别说明，本 规则所基于的 EDA 平台为AD09。3、内容3.1 库文件管理 age 4 of 6

4、03.1.1 库管理方式：3.1.1.1 库分为标准库和临时库。标准库为已经批量使用的元件库，进行定期更新。临时库为实验中新元件 临时存放库，采用实时更新。所有库文件放于服务器上指定位置。只能由 库管理者修改，其他工程 师不能随意更改。3.1.1.2 标准库使用与物料编码等生产信息相关连的数据库，对公司元器件进行统一管理。库中对已有物料，为每一个元件建立全面、唯一、一一对应的信息，里面包含内容包括：原理 图符号、名称、规格、封装、PCB3D 图形、库存量、厂家（供 应商和代理商）、供应商优先级、 订货号、物料 编码、 RoHS、UL（及元件 UL 号）、备注等信息。3.1.1.3 对于首次使用

5、器件，需要使用者申请库管理者新加入并实时更新。申请流程如附录 I，经库管理者确认批准后加入公司临时库中，方可使用，严禁私自采用公司库外的器件图或制作器件图后未经确认直接使用。 对于每一个新料，在建 库时，需严格按照上面的内容进行新建。3.1.2 数据库各项定义说明：Part Number 类型系统编号Library Ref 原理图符号名称 Library Path 原理图库路径description 简要描述Component Tpye 器件类型Footprint 真正库封装名称SorM Footprint 标准或厂家用封装名称Footprint path 封装库路径Value 标注age 5

6、 of 60PCB 3D 3D 图 形名称PCB 3D path 3D 库路径Availability 库存量LT 供货 期Supplier 生产商Distributer 销售商Order Information 订货号ManufacturerP/N 物料编码RoHS 是否无铅UL 是否 UL 认证（尽量加入 UL 号）Note 备注3.1.3 库元件添加流程，见附录 I3.1.4 原理图库命名规则，见附录 A3.1.5 封装库命名规则，见附录 B3.2 原理图绘制3.2.1 标准图框图幅：根据实际需要，公司常用图幅为 A3（必要时可选用 A2、A4），并有标准格式的图框。其中每一图幅可根据方

7、向分为 Landscape（纵向）及 Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。3.2.2 器件图选择或制作：原理图符号名称、制作风格和标号批注要符合附录 A 的要求。age 6 of 603.2.3 布局设计：原理图需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流向将各部分合理布局。页面选取合理，器件摆放整齐、匀称。3.2.4 对于有一定规模的设计，采用多页设计的原则，按照功能模块分页设计。在原理图根目录下放置原理 图修改记录、系统框图、以及多页层次连接关系，层次间用 sheet entry 连接。3.2.5 连线：需注意避免线条

8、的不必要交叉，以免难于辨识。连线的颜色、粗细一致，走 线规范（见附录 H），尽量和网络标号结合使用。所有不用的管脚，根据器件设计要求，或者接地，或者加一个不连接的 NOERC(AD), NOCONNECT(Capture)。3.2.6 字符要求:元器件 值和普通说明文字字体及大小按附 录 H 要求进行。标题性字符可自行设定字体和大小。字符的放置 应尽可能靠近元件符号，并且注意不和周围字符交叠。3.2.7 图纸更改：对所有已正式下发图纸的更改，必须按公司流程对更改方案经评审和批准通过后，由产品线经理和技术总监签字方可生效，并同时于图纸上明确的标注更改处，写清更改版本号。 对于更改细节的说明，更改

9、原因等，可以在原理 图中加入注释，或是附加各级签字生效的更改文件。3.2.8 文件名及图号编号规则Acuvim-XXX-XXXX VXX.SCHDOC（）1 2 31. 项目名。如 Acuvim、AcuDC200、Acuvim392、AcuMC620 等。2. 部件名。如 AN、 IO 等，参见结构部件编号。3. 版本号。如 V1.01 等。版本号需要和其他文件对应，请参看设计开发文件版本管理规定。3.2.9 为确保原理图少出错，在 AD09 中，connection matrix 中，设置如下：age 7 of 60完成原理图的编辑后，必须编译，确保没有错误。并 对其中的警告检查确认。3.2

10、.10 填写绘图信息并签名：绘图信息如实、准确填写，格式符合附 录 C 中模板的要求。3.2.11 考虑 EMC，原理设计时可以参考以下规则：3.2.11.1 辐射：对时钟线，高频数字线，需要加适当电容进行滤波。CPU 的 PLL 脚需要加磁珠和高频电容滤波。并限定从源头到滤波器件位置的走线长度不超过其最高频率波长的 1/10，最好不超过 1/20。如果布 线长度过长，则需要在此波长范围内增加滤波器件。电容的选取参考附录 J。age 8 of 603.2.11.2 对接口电路如 I/0、通讯等与外面连接的电 路部分，需要增加适当浪涌吸收器件，脉冲群 滤波器件，静电吸收器件等。3.3 电路板绘制

11、3.3.1 PCB 预设计3.3.1.1 PCB 设计准备3.3.1.1.1 当硬件项目人员需要进行 PCB 设计时 ，须准备好以下资料： 3.3.1.1.2 经过评审的，完全正确、产品线经理和技术总监签字的原理图，包括纸面文件和电子件； 3.3.1.1.3 初步的 BOM；此时，如果有新器件，新器件可以没有物料编码，但需要提供原理图符号、封装和数据手册并进行审核，得到一个完整临时库。 3.3.1.1.4 PCB 结构图，应标明外形尺寸、安装孔大小及定位尺寸、接插件定位尺寸、禁止布 线区(keepout)等相关尺寸。 建议：对于有金属螺钉安装的孔，keepout 线到孔边缘的尺寸，需按实际结构

12、慎重对待。若金属螺钉裸露在外，则此尺寸不小于8.5mm(按 10KV 静电， 1.2KV/mm 计算，若静电等级更高，则需要按实际计算)；若为非金属结构安装孔， 则此 keepout 尺寸可与孔大小相同。以上资料准备齐全后方可开始 PCB 设计。 3.3.1.2 理解设计要求 3.3.1.2.1 仔细审读原理图，理解电路的工作条件。如模拟电路的工作频率，数字电路的工作速度等与布 线要求相关的要素。理解电路的基本功能、在系统中的作用等相关问题。 3.3.1.2.2 在与原理图设计者充分交流的基础上，确认板上的关键网络，如电源、时钟、高速 总线等，了解其布线要求。理解板age 9 of 60上的模

13、拟敏感信号线和高速器件及其布线要求。 3.3.1.2.3 对结构的清楚了解。考虑可能的相互影响，如上下层间干扰。上层有高频器件或是走线（如晶振、开关电源变压器），下层有模拟敏感器件或是走线，则需要将至少一个板面进行屏蔽，让它们正对的空间， 电磁场最小。3.3.1.3 设计过程 3.3.1.3.1 创建网络表 。在 AD09 中，直接从原理图导入（update）网络表到 PCB 即可。3.3.1.3.2 确定器件的封装（ PCB FOOTPRINT）。3.3.1.3.3 根据 PCB 尺寸结构图，创建 PCB 板 。根据单板结构图或对应的标准板框, 创建 PCB 设计 文件； 注意正确选定单板坐

14、标原点的位置，原点的设置原则： A. 单板左下角（边角）。 B. 单板左 边与下边的延长线交点处。C建议板框四周与安装相关 处倒圆角。特殊情况参考 结构设计要求。 3.3.2 布局设计要求: 综 合考虑性能、功能、 结构、工艺、美观等因素对器件布局进行设计。器件间距，电气安全上，按11.2KV/mm 计算，空间足够时，可以按小于 1KV/mm 布局布线。但不能大于 1.2KV/mm。其它布局要求按附录 C、D 和E 执行。其它操作的基本原则为：3.3.2.1 遵照“ 先大后小，先难后易” 的布置原则，即重要的单元电路、核心元器件应当优先布局 3.3.2.2 布局中应参考原理框图，根据单板的主信

15、号流向规律安排主要元器件 3.3.2.3 布局应尽量满足以下要求:总的连线尽可能短，关 键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;age 10 of 60模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分。3.3.2.4 相同结构电路部分，尽可能采用“对称式” 标准布局； 3.3.2.5 按照均匀分布、重心平衡、版面美观的标准优化布局； 3.3.2.6 器件布局栅格的设置，一般 IC 器件布局时，栅格应为 50100 mil,小型表面安装器件，如表面 贴装元件布局时， 栅格设置应不少于 25mil。3.3.2.7 同类型插装元器件在 X 或 Y 方向

16、上应朝一个方向放置。同一种类型的有极性分立元件也要力争在 X 或 Y 方向上保持一致，便于生产和检验。3.3.2.8 发热元件一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件 应远离发热量大的元器件。 3.3.2.9 元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元器件周围要有足 够的空间。3.3.2.10 需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地 时, 应采用分布接地小孔的方式与地平面连接。3.3.2.11 焊接面的贴装元件采用波峰焊接生产工艺时，阻、容件轴向要与波峰焊传送方向垂直， 阻排及 SOP（PI

17、N 间距大于等于1.27mm）元器件轴向与传送方向平行；PIN 间距小于 1.27mm（50mil)的 IC、SOJ、PLCC、QFP 等有源元件避免用波峰焊焊接。3.3.2.12 BGA 与相邻元件的距离5mm 。其它 贴片元件相互间的距离0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于 2mm；有压接件的 PCB，压接的接插件周围 5mm 内不能有插装元、器件，在焊接面其周围 5mm 内也不能有贴装元、器件。3.3.2.13 IC 去偶电容的布局要尽量靠近 IC 的电源管脚，并使之与电源和地之间形成的回路最短。age 11 of 603.3.2.14 元件布局时,应适当考虑使用同

18、一种电源的器件尽量放在一起, 以便于将来的电源分隔。3.3.2.15 用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。3.3.2.16 串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过 500mil。3.3.2.17 匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最 远端匹配。3.3.2.18 布局完成后打印出装配图供原理图设计者检查器件封装的正确性，并且确认单板、背板和接插件的信号对应关系，经确认无误后方可开始布线。3.3.3 布线要求：连线过程中要考虑线路间信号的干扰、隔离，信号线的长短，流过线路的电流大小等因素，另外，板内线条距外形加工线应

19、大于 0.5mm。3.3.3.1 布线的线宽和线间距在组装密度许可的情况下，尽量选用较低密度布线设计，以提高无缺陷和可靠性的制造能力。 对于最小线宽，尽量按温升10 度时，电流密度为 30A/mm2 计算，但不得高于 70A/mm2。线宽 W 计算公式为： 其中 I 为线上电流有效值，HI*30W 为线宽，H 为线厚。常用线厚 H 为 35um。少数可能有 70um 和 105um。表一给出了常用线宽与电流的参考值：表一 PCB 设计铜铂厚度、线宽和电流关系表铜厚/35um 铜厚/50um 铜厚/70um电流(A) 线宽(mm) 电流(A) 线宽(mm) 电流(A) 线宽(mm)4.5 2.5

20、 5.1 2.5 6 2.54 2 4.3 2.5 5.1 23.2 1.5 3.5 1.5 4.2 1.5age 12 of 602.7 1.2 3 1.2 3.6 1.22.3 1 2.6 1 3.2 12 0.8 2.4 0.8 2.8 0.81.6 0.6 1.9 0.6 2.3 0.61.35 0.5 1.7 0.5 2 0.51.1 0.4 1.35 0.4 1.7 0.40.8 0.3 1.1 0.3 1.3 0.30.55 0.2 0.7 0.2 0.9 0.20.2 0.15 0.5 0.15 0.7 0.15以上数据均为温度在 25下的线路电流承载值.对于 70um 线厚时

21、，线宽和 线间距都必须大于 8mil。对于外层间距， 电气安全上，按 11.2KV/mm 计算，空间足够时，可以按小于 1KV/mm 布局布线。但不能大于 1.2KV/mm。其它布线最小间距要求按附录 F 执行。3.3.3.2 布线范围,见表二 表二 内外层线路及铜箔(金边除外) 到板边、非金属化孔壁的尺寸要求 单位：mm(mil)板外形要素 内层线路及铜箔 外层线路及铜箔一般边 0.4(16) 0.4(16)V 槽中心 1(40) 1(40)距边最小尺寸 拼板分离边 邮票孔孔边 0.5(20) 0.5(20)距非金属化孔壁最小尺寸一般孔 0.25(10)（隔离圈）0.2(8)（封孔圈）3.3

22、.3.3 过孔的设置制成板的最小孔径定义取决于板厚度，板厚孔径比应小于 5-8。 age 13 of 60孔径优选系列如下： 推荐常用 16/28，高密度板可以用 12/25，电源线常用 20/35。孔径： 24mil 20mil 16mil 12mil 8mil焊盘直径： 40mil 35mil 28mil 25mil 20mil 板厚度与最小孔径的关系：板厚： 3.0mm 2.5mm 2.0mm 1.6mm 1.0mm 最小孔径： 24mil 20mil 16mil 12mil 8mil若无特殊工艺要求，我们常用的板厚为 1.6mm。特殊要求时，需要详细说明，并附于原理 图注释中。对于 1

23、6/28 以下的孔，需要 选择成 force complete tenting on top/bottom，以便于 PCB 生产时堵孔和喷 漆。3.3.3.4 布线优先次序关键信号线优先：电源、摸拟小信号、高速信号、 时钟信号和同步信号等关键信号优先布线。 密度优先原则：从单板上连接关系最复杂的器件着手布线。从单板上连线最密集的区域开始布线。3.3.3.5 尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面 积。必要时应采取手工优先布线、屏蔽和加大安全间距等方法，保证信号质量。3.3.3.6 电源层和地层之间的 EMC 环境较差，应避免布置对干扰敏感的信号。3.

24、3.3.7 有阻抗控制要求的网络应布置在阻抗控制层上。3.3.4 光学定位符号（又称 MARK 点）3.3.4.1 在有贴片元器件的 PCB 面上，必 须在板的四角部位 选至少设 2 个光学定位基准符号（标准是 3 个，但我们的外协通常会将原点算一个，故这里只需要 2 个），以 对 PCB 整板定位。 对于拼版，每 块小板上对角处至少有 1 个。3.3.4.2 如果是双面都有贴装元器件，则每一面都应该有光学定位基准符号。age 14 of 603.3.4.3 光学定位基准符号的中心应离边 5mm 以上。3.3.4.4 光学定位基准符号设计成 1 mm（40 mil）的圆形图形，一般为 PCB

25、上覆铜箔腐蚀图形。考虑到材料颜色与环境的反差，留出比光学定位基准符号大 1 mm（40 mil）的无阻焊 区，也不允许有任何字符。3.3.4.5 同一板上的光学定位基准符号其内层背景要相同，即三个基准符号下有无铜箔应一致。3.3.4.6 特别注意，光学定位基准符号必须赋予坐标值（当作元件设计），不允许在 PCB 设计完后以一个符号的形式加上去。3.3.5 进行 PCB 设计时应该遵循的 20 条规则 3.3.5.1 地线回路规则： 环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小， 对外的辐射越少，接收外界的干 扰也越小。针对这一规则，在地平面分割时，要考虑到地平面与重要信号走

26、线的分布，防止由于地平面开槽等 带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建 议采用多层板为宜。 3.3.5.2 窜扰控制 串扰（CrossTalk) 是指 PCB 上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。克服串扰的主要措施是： 加大平行布线的间距，遵循 3W 规则。 在平行线间插入接地的隔离线。 减小布线层与地平面的距离。 3.3.5.3 屏蔽保护 age 15 o

27、f 60对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如 时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的 线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。通常有效结合即 360 度的包围。 3.3.5.4 走线的方向控制规则： 即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。 3.3.5.5 走线的开环检查规则：

28、 一般不允许出现一端浮空的布线（Dangling Line), 主要是为了避免产生“天线 效应“ ，减少不必要的干扰辐射和接收，否则可能带来不可预知的结果。 3.3.5.6 阻抗匹配检查规则： 同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。在某些条件下，如接插件引出线， BGA 封装的引出线类似的结构时，可能无法避免 线宽的变化， 应该尽量减少中间不一致部分的有效长度。 3.3.5.7 走线终结网络规则： 在高速数字电路中，当 PCB 布线的延迟时间大于信号上升时间（或下降时间）的 1/4 时， 该布线即可以看成

29、传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法，所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。 3.3.5.7.1 对于点对点（一个输出对应一个输入）连接，可以选择始端串联匹配或终端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。 age 16 of 603.3.5.7.2 对于点对多点（一个输出对应多个输入）连接，当网络的拓朴结构为菊花链时，应选择终端并联匹配。当网络为星型结构时，可以参考点对点结构。星形和菊花 链为两种基本的拓扑结构, 其他结构可看成基本结构的变形, 可采取一些灵活措施进行匹配。在实际操作中要

30、兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。 3.3.5.8 走线闭环检查规则： 防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，自环将引起辐射干扰。 3.3.5.9 走线的分枝长度控制规则： 尽量控制分枝的长度，一般的要求是 Tdelay2010DSMB 2114DSMC 3220DSOD123 1206DSOD323 0805DSOD523 0603D命名方法：元件封装代号其它分立元件-命名举例：SOT23；SOT23-W*；SOT89 ；SOD123 （含 SMB） ；SOT143；SOT223；TO268（含 TS-003，TS-005） 。a 大于 0603 的元件在波峰焊时，焊盘尺寸按要求修改，且名称要加后缀 “-W ”，如 0805R-W，SOT23-W。3.2 SMD IC 的命名方法SMD IC 的命名方法基本规则为：封装类型+引脚数- 公制引脚间距 P 元件公制外型尺寸长度 X 宽度，但每种元件封装都不太一样，详细说明见表 3。这里的单位为：10um，如 SSOP16-65P778X199 表示，SSOP 类型，16 个引脚，65*10um 的引脚间距，778*10um 的长度，199*10um 的宽度。