1、1电 子 科 技 大 学实 验 报 告学生姓名：ZYZ 学 号：2014060103026 指导教师：DJ一、实验项目名称：中小规模时序逻辑设计二、实验目的：1掌握 74x161 计数器的逻辑功能。2掌握 74x161 计数器的级联使用方法。3采用 74x161 计数器和小规模逻辑门设计 60 进制计数器。三、实验内容：1时钟输入采用实验箱的 1Hz 信号（在电源开关下面） ，分别测试两片74x161 的逻辑功能。由于数码管不能显示 A-F，所以用 LED 灯显示计数器的输出状态。2将两片 74x161 进行级联，实现模 256 计数器，用 LED 灯显示计数器的输出状态。3用两片 74x16
2、1 分别实现模 6 和模 10 计数器，用数码管显示计数器的输出状态。再将两片 74x161 进行级联，实现模 60 计数器，用数码管显示计数器的输出状态。四、实验原理：174x161 计数器的逻辑符号和引脚排列如下图所示。表 1 74x161 计数器的逻辑功能输入 输出CLEARODENPTCLOKDBA11nnDCBAQ工作模式0 d d d d d d d d 0 0 0 0 异步清 01 0 d d 同步置数1 1 1 1 d d d d 加法计数 加法计数1 1 0 d d d d d d nnDCBAQ数据保持21 1 d 0 d d d d d nnDCBAQ数据保持图 1 74
3、x161 计数器的逻辑符号和引脚排列图中，Clock 是计数脉冲（上升沿有效） ， 是异步清 0 端；CLEAR是同步置数端； 和 是计数器工作状态控制端；DA 是LOADEnablePleT并行输入数据端；RCO 是进位信号输出端； QDQA 是计数器状态输出端。2集成 4 位计数器 74x161 的功能：（1）异步清 0 功能当 =0 时，计数器清 0。从表可见，在 =0 时，其它输入信号CLEARCLER都不起作用。（2）同步并行置数功能当 =1、 =0 时，在 Clock 上升沿的作用下，数据 并ODDCBA行置入计数器，使 = 。10123nnQCBA（3）二进制同步加法计数功能当
4、=1、 =1 时，若 ，则计数器对计数脉冲信号CLEAR1ENPT按 4 位二进制数自然顺序进行加法计数。（4）保持功能当 =1、 =1 时，若 或 ，则计数器将保持原状态OD0不变。当计数到 1111 时，若 ，则进位输出信号 ；其它情况下1ENT1RCO3。 0RCO五、实验器材（设备、元器件）：数字逻辑实验箱一台，HD74LS04P（非门） 、SN74LS32N（或门） 、SN74LS00N（与非门） 、SN74HC86N（异或门） 、SN74HC153（数据选择器、多路复用器） 、SN74LS74（D 触发器）各 1 片，74LS161 或 74HC161 计数器 2 片。六、实验步骤
5、：实验步骤包括：查阅 74x161 的数据手册，学习它们的逻辑功能。根据实验内容连接输入和输出导线，拨动输入开关，观察指示灯的显示是否符合要求。根据设计要求进行组合逻辑设计，写出输出的与或式，根据数字逻辑实验箱上实际安装的芯片进行逻辑表达式的变换，连接输入和输出导线，测试是否完成相应的逻辑功能。七、实验数据：1测试 74x161 的逻辑功能，实际测试数据如下。表 2 74x161 逻辑功能测试输入 输出CLEARODENPTCLOKDBA11nnDCBAQ实测输出是否符合逻辑功能0 d d d d dddd 0000 是1 0 d d DCBA DCBA 是1 1 0 d d dddd 11n
6、nDCBA是1 1 d 0 d dddd Q是1 1 1 1 dddd 加法计数 是2将两片 74x161 进行级联，实现模 256 计数器低位的 74161 的 LOAD 与高位的 ENP 或 ENT 相连，其余和自由计数时连接一致4图 2 模 256 计数器的实现3用 74x161 实现模 10 计数器。输入为 1010 时清零，即将输出信号构成一个与非门，与 CLEAR 相连图 3 模 10 计数器的实现54用 74x161 分别实现模 6 计数器。在模 16 计数器上进行改造，输入为 0011 时清零，即将输出信号构成一个与非门，与 CLEAR 相连图 4 模 6 计数器的实现5将两片 74x161 进行级联，实现模 60 计数器。在模 256 计数器上改造，输入为 00111110 时清零，即将输出信号构成一个与非门，与两片 74161 的 CLEAR 端相连图 5 模 60 计数器的实现八、实验结论：6在 74161 自由计数的接线和功能上，进行改造，使其具有相应的功能。自由计数的实现是基础。九、总结及心得体会：先想清楚要怎么构成逻辑，再进行接线。十、对本实验过程及方法、手段的改进建议：准确，高效，仍需锻炼。报告评分：指导教师签字：
