1、其它相关机制学习课件制作: 钱光明,主要内容1Cache原理简介 2虚拟存储简介* 3流水线技术 4总线技术同步和异步,系统总线及裁决,现代微机总线.,1.高速缓冲存储器,(1)功能：解决CPU与主存间的速度匹配。小容量、高速-快存。 (2)原理可行性：程序访问的局部性。统计分析表明：程序的执行很多时候往往局限在一个小范围内，即在一个较短的时间 间隔内，CPU对局部范围的存储器地址频繁访问，而对此范围之外的地址访问很少。,(3) 组成,特点：高速缓存由双极型存储器构成，或用先进的快速CMOS。 其工作速度比主存要快510倍，全部功能由硬件实现。,(4)地址映象与变换地址映象：通过某种函数（映象
2、函数mapping function) 建立主存地址与Cache地址的关系。 地址变换： 将主存地址转变成Cache地址的过程。 地址映象方式：直接映象全相联映象组相联映象,0001,1111,举例:(全相联映象),唐教材中的的直接映像*： 仍设Cache为4块，主存为16块。,主存地址结构为： 主存字块标记（2位） Cache字块标记（2位） 块内地址（2位）,唐教材中的的组相联映像*： 设Cache为32块，主存为128块。,主存地址结构为： 主存字块标记（3位） 组地址（4位） 块内地址（2位）,比对*：,(5)工作过程,注意: 如果“比较”符合，说明该地址单元的信息已在高速缓存。对读操
3、作，则从高速缓存中读出，通过数据总线总CPU；对写操作，因为高速缓存只是主存某些块的副本，两者的信息必须一致，所以信息不仅要写入高速缓存，同时还要写入主存对应单元中，这称为存储更新。如果“比较”不符合，说明该地址的信息不在高速缓存，必须访问主存。若是读操作，就把该地址单元的信息从主存送CPU，并将该地址所在的一个内存块内容读出送高速缓存，对应的地址信息送CAM。若高速缓存已满，则用新块替换原存于高速缓存中“最近最少使用”的块；若是写操作，只要将信息写入主存指定地址单元即可。,考研真题*：,（2009年）14、某计算机的Cache共有16块，采用两路组相联映射方式（即每组两块）。每个主存块大小为
4、32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是A0 B. 2 C. 4 D. 6. （2009年）21、假设某计算机的存储系统有主存和Cache组成，某程序执行过程中访存1000次，其中访问Cache缺失（未命中）50次，则Cache得命中率是A5% B. 9.5% C. 50% D. 95%.,(6)替换策略先进先出 FIFO每页一个“装入顺序系数”容易实现早期装入的，但经常要使用的可能被替换掉。“最近最少使用”（LRU）近期最少使用的页面很可能是以后也会很少使用的页面，因此，把它替换掉可能最合适。实现LRU，要为生存中每一页面都设置一个计数器。每访问一次某页面，
5、对应的计数器加上一个预定的正数。在一固定的时间间隔之后，所有的计数器都减去一个固定的数，于是，计数器中的数最小的页面便是该时刻最少使用的页面。,替换举例：某程序对页面要求的序列为P3,P4,P2,P6,P4,P3,P7,P4，设Cache容量为3个页面，求用FIFO和LRU算法时，各自的命中率(假设开始时Cache为空)。,2. 虚拟存储简介* 关于页式虚拟存储器： 目的：对应一套办法，使程序员觉得可用空间比实际主 存大得多。采用虚拟存储技术后，用户感觉到的是一个速度接近主存而容量极大的存储器，使用时无需考虑程序的大小、多用户使用时速度是否会影响、以及存储器的分配是否会发生冲突等问题。 特点：
6、部分由硬件完成（如页表基址寄存器）。页表必须有实际存放地点，由页表基址寄存器引出。,主要手段： 地址变换。将存放立即要执行的指令和/或数据的地址，称为物理地址或实地址，一般由主存提供。而由虚拟存储器提供的地址，称为逻辑地址或虚地址，可以为程序员直接使用。虚地址空间远大于实地址空间。例如，虚拟存储器地址20位，虚存空间则为220；实地址16位，主存空间为216。CPU运行时是对主存存取信息（假设没有高速缓存），因此，虚地址必须转换成实地址。 举例：设内存64KB，128页，每页512个字；虚存1MB，2048页（有2048-128=1920必须放在外存中），每页512个字，共20位地址。,3.
7、流水线技术 顺序执行方式：当现行指令的操作全部执行完毕时，才 开始读取后继指令，故又称串行方式。第K条指令取指周期中，PC就更新为第K+1条指令的地址。直到第K条指令执行完为止，再按PC的内容读取第K+1条指令，进入新的指令周期。若遇到转移，则在指令执行完毕时，PC已更新为转移地址，读取后继指令的动作也会立即开始。 优点：控制简单、实现方便。 缺点：不能充分利用各个部件。例如，从存储器取指令时，CPU就要等待；而CPU执行指令时，存储器可能是空闲的。,比较图：串行并行（重叠）,取指1 执行指1,取指2 执行指2,取指1 执行指1,取指2 执行指2,取指3 执行指3,一次重叠：是重叠方式中最简单
8、的一种。 流水执行方式：是重叠方式的引申，基于重叠，但重叠的程度进一步提高。一条指令的执行过程被分解为多个子过程，每个子过程由一个独立的功能部件完成，它们构成一条流水线，实现指令的流水处理。 问题：当碰到转移或中断时，要等本条指令执行完毕才能决定下一条要执行的指令，预取无用。可见，采用重叠执行方式的中央处理器还要解决因重叠而引起的新问题，重叠方式越复杂，重叠程度越高，要解决的问题也越多，控制也越复杂。 注意： 是提高程序段的执行速度，并不提高单条指令的执行速度。,4. 总线技术： 4.1.总线的通信方式对共享总线的部件，通讯联络的控制信号有同步式和异步式两种，对应着两种不同的总线通信方式：同步
9、通信与异步通信。（1）同步通信同步通信，又称无应答通信，源部件除传送有关信息外，还传送同步脉冲，作为公共的时标。目的部件通过检查同步脉冲，找到时间基准，接收信息。,同步脉冲的产生方法有两种：一是在总线控制器中设置统一的时钟系统，产生同步时钟，为所有部件共享，即由总线控制器发送到每个部件；二是每个部件自带时钟发生器，由源部件发送同步脉冲。 特点：距离较短时传送速度快。但是，时标线上的干扰信号易引起错误的同步，而且，滞后的时标也会造成同步误差。同步通信适于距离较短及总线所接部件的存取时间比较接近的场合。,（2）异步通信异步通信，又称应答通信。一般来说，源部件发 出请求后，要等待目的部件发回确认信号
10、，建立通 讯联络，才开始发送信息。它与异步控制的“握手” 联络完全类似。,4.2 单机系统的总线结构,4.2.1.基本概念总线是系统部件间传送信息的公共通路。分类：内部总线系统总线多机系统总线特性:物理特性-物理连接方式功能特性-地址、数据、控制总线三类电气特性-单/双向，电平高有效/低有效时间特性-各线的有效时间,4.2.2.连接方式 （1）单总线结构系统总线特点：结构简单，易于扩充；多部件共用一根总线，分时工作，传输效率较低。,CPU,内存,设备 接口,设备 接口,设备,设备,（2）双总线结构特点:CPU与内存间专用总线，系统总线负担减轻；内存可通过系统总线与外设进行DMA操作，而不必经过
11、 CPU。,（3）三总线结构特点: 双总线基础上增加I/O总线，作为多个外设与 通道间传送信息的公共通路。“通道”是一台具有特殊功能的处理器，分担了CPU的部分功能，统一管理外设。通道的使用，进一步提高了CPU的效率。,4.2.3总线控制(裁决)方式,某部件要使用总线进行通信时，要向控制部件发请求信号。控制部件按各部件的优先级来决定谁使用总线。根据总线控制部件的位置，控制方式分为两类：集中式总线控制(裁决)分散式总线控制(裁决)集中式总线控制有三种：,（1）串行链式查询总线BSBRBGBS-总线忙 BR-总线请求 BG-总线许可 响应优先级- 离总线控制器越远，优先级越低。 特点：用线少，易扩
12、充；但对响应链的电路故障很敏感。,（2）计数器定时查询当BR=1且 BS=0时，计数器开始计数。计数值通过一组地址线发 向各设备。接口中的设备地址与计数值一致时，该设备置“1”BS 线。线数为log2n根。计数器的初值可用程序来设置，使优先级灵活可变。,（3）独立请求特点： 每一设备有一对BR和BG；响应速度高；控制灵活，优先级可通过程序改变；控制线数多-2n根。,4.2.4 常用微机总线 （1）IBM PC/XT总线*1981年与 IBM个人计算机同时推出，是 IBM PCXT 微机所用的总线，基于 Intel 8088芯片而设计。具开放式结构，可在 IBM PCXT机的底板上使用总 统扩展
13、插座，通过接口板使IO设备与主机相连。该总线定义了62根信号线。数据线8根，地址线20根，控制线26根（含时钟信号），电源5根，地线3根。,（2）IBM PC/AT总线配合Intel 80286等微处理器，IBM公司在PCXT总线的基础上增加了一个 36线的扩展插座，从而形成了AT总线。IBM公司的工业标准结构-ISA。( Industry Standard Architecture)其中增加了 8根数据线，使总线数据宽度增至 16位；地址线24根，使直接寻址范围扩大到16MB；还增加了中断信号线、DMA控制线等。且使用独立于CPU的总线时钟。但未设支持总线仲裁的硬件逻辑。,（3）EISA总线
14、(Extended ISA)* 1988年，以 Compaq为首的多家 厂商联合起来，为 32位 PC机 设计了一个新的工业标准，即“扩展工业标准结构”EISA 标准。 最大传输速率33MB/s；数据总线32位；地址总线32位。（4）VL-BUS总线*VESA(Video Electronics Standard Association)提出。最大传输速率266MB/s；数据总线32位；配有局部控制器。 通过局部控制器的判断，将高速I/O直接挂在CPU总线上。,（5）PCI(Peripheral Component Interconnect)总线主要特点：数据传输速率可到246MB/s；支持猝
15、发传输模式；不受 CPU速度和结构的限制，Pentium等微处理器都可使用；与 ISAEISAMCA兼容；预留扩展空间，支持64位数据和地址；支持自动配置功能。无需手工调节跨接器、DIP开关或系统中断等；PCI控制器配有多级缓冲，实现外设与CPU隔离，外设或CPU的单独升级都不会带来问题。（8）数据宽度32b，时钟频率33MHz时，最大,PCI总线结构示意：,考研真题*：,（2010年）20、下列选项中的英文缩写均为总线标准的是 A：PCI、CRT、USB、EISA B：ISA、CPI、 VESA、 EISAC：ISA、SCSI、RAM、MIPS D：ISA、EISA、PCI、PCI-Express,
