1、第6章 时序逻辑电路的分析与设计方法,6。1 时序逻辑电路概述,1、时序电路的特点,时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。,2、时序电路逻辑功能的表示方法,时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。,逻辑表达式有：,输出方程,激励方程 驱动方程,状态方程,3、时序电路的分类,（1） 根据输入时钟分类 同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。 异步时序电路中，各个触发器的时钟脉冲不同，即电路
2、中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。（2）根据输出分类 米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。 穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。,电路图,写时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,6.2 时序逻辑电路的分析方法,时序电路的分析步骤：,计算,4,例,时钟方程：,输出方程：,输出仅与电路现态有关，为穆尔型时序电路。,同步时序电路的时钟方程可省去不写。
3、,驱动方程：,1,写方程式,2,求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,4,画状态图、时序图,状态图,5,电路功能,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 000001011111110100000 所以这是一个用格雷码表示的
4、六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。,例,输出方程：,输出与输入有关，为米利型时序电路。,同步时序电路，时钟方程省去。,驱动方程：,1,写方程式,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即： 0001101100 当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即： 0011100100 可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2
5、位二进制同步可逆计数器。,画状态图时序图,例,电路没有单独的输出，为穆尔型时序电路。,异步时序电路，时钟方程：,驱动方程：,1,写方程式,2,求状态方程,D触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,3,计算、列状态表,4,5,电路功能,由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即： 000111110101100011010001000 电路具有递减计数功能，是一个3位二进制异步减法计数器。,画状态图、时序图,设计要求,原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,3.2.3 时序逻辑电路的设计方法,时序电路的
6、设计步骤：,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,例,1,建立原始状态图,设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。,状态化简,2,状态分配,3,已经最简。,已是二进制状态。,4,选触发器，求时钟、输出、状态、驱动方程,因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为：,输出方程：,状态方程,不化简，以便使之与JK触发器的特性方程的形式一致。,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态111代入状态方程计算：,可见111的次
7、态为有效状态000，电路能够自启动。,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1，由状态S1转入状态S2，并输出0；,1/0,如果仍接着输入1，由状态S2转入状态S3，并输出1；,1/1,此后若继续输入1，电路仍停留在状态S3，并输出1。,1/1,电路无论处在什么状态，只要输入0，都应回到初始状态，并
8、输出0，以便重新计数。,0/0,0/0,0/0,0/0,原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。,状态化简,2,状态分配,3,所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。,S0=00S1=01S2=10,4,选触发器，求时钟、输出、状态、驱动方程,选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：
9、,输出方程,状态方程,比较，得驱动方程：,电路图,5,检查电路能否自启动,6,将无效状态11代入输出方程和状态方程计算：,电路能够自启动。,例,设计一个异步时序电路，要求如右图所示状态图。,4,选触发器，求时钟、输出、状态、驱动方程,选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。,输出方程,次态卡诺图,时钟方程：,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,电路图,5,检查电路能否自启动,6,将无效状态110、111代入输出方程和状态方程计算：,电路能够自启动。,特性方程：,本节小结：,时序电路的特点是
10、：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。,3.3 计数器,3.3.1 二进制计数器,退出,3.3.2 十进制计数器,3
11、.3.3 N进制计数器,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,3.3.1 二进制计数器,1、二进制同步计数器,3位二进制同步加法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=1时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。,电路
12、图,由于没有无效状态，电路能自启动。,推广到n位二进制同步加法计数器,驱动方程,输出方程,3位二进制同步减法计数器,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,状态图,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次,FF1在Q0=0时，在下一个CP触发沿到来时翻转。,FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。,电路图,由于没有无效状态，电路能自启动。,推广到n位二进制同步减法计数器,驱动方程,输出方程,3位二进制同步可逆计数器,输出方程,电路图,4位集成二进制同步加法计数器74LS161/163,74LS163的引脚排列和74LS16
13、1相同，不同之处是74LS163采用同步清零方式。,双4位集成二进制同步加法计数器CC4520,CR=1时，异步清零。,CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。,CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。,CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。,4位集成二进制同步可逆计数器74LS191,4位集成二进制同步可逆计数器74LS193,2、二进制异步计数器,3位二进制异步加法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次，,FF1在Q0
14、由1变0时翻转，,FF2在Q1由1变0时翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。,驱动方程：,电路图,3位二进制异步减法计数器,状态图,选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。,输出方程：,时钟方程：,时序图,FF0每输入一个时钟脉冲翻转一次，,FF1在Q0由0变1时翻转，,FF2在Q1由0变1时翻转。,3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。,驱动方程：,电路图,二进制异步计数器级间连接规律,4位集成二进制异步加法计数器74LS197,选用4个CP
15、下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。,3.3.2 十进制计数器,1、十进制同步计数器,状态图,输出方程：,时钟方程：,十进制同步加法计数器,状态方程,电路图,比较，得驱动方程：,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,十进制同步减法计数器,选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。,状态图,输出方程：,时钟方程：,状态方程,次态卡诺图,比较，得驱动方程：,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能
16、够自启动。,电路图,十进制同步可逆计数器,集成十进制同步计数器,集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。 74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。 74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。,选用4个CP上升沿触发
17、的D触发器，分别用FF0、FF1、FF2 、FF3表示。,2、十进制异步计数器,状态图,输出方程：,十进制异步加法计数器,时序图,时钟方程,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,状态方程,比较，得驱动方程：,电路图,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,十进制异步减法计数器,选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。,状态图,输出方程：,时序图,时钟方程,FF0每输入一个CP翻转一次，只能选CP。,选择时钟脉
18、冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。,状态方程,比较，得驱动方程：,电路图,将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。,集成十进制异步计数器74LS90,3.3.3 N进制计数器,1、用同步清零端或置数端归零构成N进置计数器,2、用异步清零端或置数端归零构成N进置计数器,（1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。,（1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。,利
19、用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。,在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。,用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。,（3）画连线图。,SN-1S12-1S111011,（2）求归零逻辑。,例,D0D3可随意处理,D0D3必须
20、都接0,用74LS197来构成一个十二进制计数器。 （1）写出状态SN的二进制代码。,（3）画连线图。,SNS121100,（2）求归零逻辑。,例,D0D3可随意处理,D0D3必须都接0,用74LS161来构成一个十二进制计数器。,SNS121100,例,D0D3可随意处理,D0D3必须都接0,SN-1S111011,3、提高归零可靠性的方法,4、计数器容量的扩展,异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。,100进制计数器,60进制计数器,64进制计数器,同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信
21、号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。,12位二进制计数器（慢速计数方式）,12位二进制计数器（快速计数方式）,在此种接线方式中，只要片1的各位输出都为1，一旦片0的各位输出都为1，片2立即可以接收进位信号进行计数，不会像基本接法中那样，需要经历片1的传输延迟，所以工作速度较高。这种接线方式的工作速度与计数器的位数无
22、关。,本节小结：,计数器是一种应用十分广泛的时序电路，除用于计数、分频外，还广泛用于数字测量、运算和控制，从小型数字仪表，到大型数字电子计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。计数器可利用触发器和门电路构成。但在实际工作中，主要是利用集成计数器来构成。在用集成计数器构成N进制计数器时，需要利用清零端或置数控制端，让电路跳过某些状态来获得N进制计数器。,3.4 寄存器,3.4.1 基本寄存器,退出,3.4.2 移位寄存器,3.4.3 寄存器的应用,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二
23、进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。,3. 基本寄存器,1、单拍工作方式基本寄存器,无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：,2、双拍工作方式基本寄存器,3.4.2 移位寄存器,1、单向移位寄
24、存器,并行输出,4位右移 移位寄存器,时钟方程：,驱动方程：,状态方程：,并行输出,4位左移 移位寄存器,时钟方程：,驱动方程：,状态方程：,单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。,2、双向移位寄存器,M=0时右移,M=1时左移,3、集成双向移位寄存器74LS194,3.4.3 寄存器的应用,1、环形
25、计数器,结构特点,即将FFn-1的输出Qn-1接到FF0的输入端D0。,工作原理,根据起始状态设置的不同，在输入计数脉冲CP的作用下，环形计数器的有效状态可以循环移位一个1，也可以循环移位一个0。即当连续输入CP脉冲时，环形计数器中各个触发器的Q端或端，将轮流地出现矩形脉冲。,能自启动的4位环形计数器,状态图,由74LS194构成的能自启动的4位环形计数器,时序图,2、扭环形计数器,结构特点,状态图,能自启动的4位扭环形计数器,本节小结：,寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位
26、寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。寄存器的应用很广，特别是移位寄存器，不仅可将串行数码转换成并行数码，或将并行数码转换成串行数码，还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路。,3.5 顺序脉冲发生器,3.5.1 计数型顺序脉冲发生器,退出,3.5.2 移位型顺序脉冲发生器,3.5.1 计数器型顺序脉冲发生器,在数字电路中，能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。,计数器型顺序脉冲发生器一般用
27、按自然态序计数的二进制计数器和译码器构成。,顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器，一般由计数器（包括移位寄存器型计数器）和译码器组成。作为时间基准的计数脉冲由计数器的输入端送入，译码器即将计数器状态译成输出端上的顺序脉冲，使输出端上的状态按一定时间、一定顺序轮流为1，或者轮流为0。前面介绍过的环形计数器的输出就是顺序脉冲，故可不加译码电路即可直接作为顺序脉冲发生器。,时序图,译码器,电路图,计数器,用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。,3.5.2 移位型顺序脉冲发生器,移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成。其中环形
28、计数器的输出就是顺序脉冲，故可不加译码电路就可直接作为顺序脉冲发生器。,时序图,在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。,本节小结：,8 随机存取存
29、储器（RAM）,8.1 RAM的结构,退出,8.2 RAM容量的扩张,RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。RAM中的每个寄存器称为一个字，寄存器中的每一位称为一个存储单元。寄存器的个数（字数）与寄存器中存储单元个数（位数）的乘积，叫做RAM的容量。按照RAM中寄存器位数的不同，RAM有多字1位和多字多位两种结构形式。在多字1位结构中，每个寄存器都只有1位，例如一个容量为10241位的RAM，就是一个有1024个1位寄存器的RAM。多字多位结构中，每个寄存器都有多位，例如一个容量为2564位的RAM，就是一个有256个4位寄存器的RAM。,8.1 RAM的结构,由大量寄存
30、器 构成的矩阵,用以决定访问 哪个字单元,用以决定芯 片是否工作,用以决定对 被选中的单元 是读还是写,读出及写入 数据的通道,容量为2564 RAM的存储矩阵,存储单元,1024个存储单元排成 32行32列的矩阵,每根行选择线选择一行,每根列选择线选择一个字列,Y11，X21，位于X2和Y1交叉处的字单元可以进行读出或写入操作，而其余任何字单元都不会被选中。,地址的选择通过地址译码器来实现。地址译码器由行译码器和列译码器组成。行、列译码器的输出即为行、列选择线，由它们共同确定欲选择的地址单元。,2564 RAM存储矩阵中，256个字需要8位地址码A7A0。其中高3位A7A5用于列译码输入，低
31、5位A4A0用于行译码输入。A7A0=00100010时，Y1=1、X2=1，选中X2和Y1交叉的字单元。,00010,0 0 1,集成2kB8位RAM6116,写入控制端,片选端,输出使能端,8.2 RAM容量的扩展,位扩展,将地址线、读写线和 片选线对应地并联在一起,输入输出（I/O）分开 使用作为字的各个位线,字扩展,输入输出（I/O）线并联,要增加的地址线A10A12 与译码器的输入相连， 译码器的输出分别接至 8片RAM的片选控制端,本节小结：,随机存取存储器（RAM）可以在任意时刻、对任意选中的存储单元进行信息的存入（写入）或取出（读出）操作。与只读存储器ROM相比，RAM最大的优点是存取方便，使用灵活，既能不破坏地读出所存信息，又能随时写入新的内容。其缺点是一旦停电，所存内容便全部丢失。RAM由存储矩阵、地址译码器、读写控制电路、输入输出电路和片选控制电路等组成。实际上RAM是由许许多多的基本寄存器组合起来构成的大规模集成电路。当单片RAM不能满足存储容量的要求时，可以把若干片RAM联在一起，以扩展存储容量，扩展的方法有位扩展和字扩展两种，在实际应用中，常将两种方法相互结合来达到预期要求。,
