1、数字逻辑设计及应用课程设计报告组合逻辑设计题目：使用 74LS83 构成 4 位二进制全加全减器。具体要求:1）列出真值表；2）画出逻辑图；3）用 Verilog HDL 进行仿真；1.设计思路及原理分析全加器是除本位数字相加外，还考虑进位输入和进位输出的加法器，全减器同理，考虑借位输入和借位输出。本次主要应用 74LS83 来实现设计要求，74LS83 是四位二进制先行进位加法器，可以直接接入输入获得全加器，所以设计重点在于四位全减器的设计。对于串行进位加法器，可略加改进获得相应的减法器，基本原理如下式： 222sssXYnss这里利用了补码的基本性质，具体实现时可以将减数逐位取反，然后最低
2、位加 1。又因为全加器时 为为进位输入，全减器时应变为借位输入，所以inC要减去 ，且全加器的输出端 为进位输出，而全减法器应该输出借位输出，inCout而进位输出与借位输出恰好是反向的关系，所以将 取反后即得到全减器的借0S位输出 ，据此，可以在全加器的基础上设计全减器。outB由于其真值表过于庞大，所以只列出了其的一部分。C/ini0A123A0B123BoutCt0S123S0 0 0 1 0 0 1 0 1 01011110110 1 0 1 1 1 1 1 0 11110100110 0 1 1 0 0 0 1 1 00100001110 1 1 1 1 0 0 1 1 100101
3、10000 1 1 0 1 1 0 0 0 10001100111 0 0 1 0 0 1 0 1 01110100001 1 0 1 1 1 1 1 0 11110110001 0 1 1 0 0 0 1 1 00100011001 1 1 1 1 0 0 1 1 1001001111其中表中输出部分上行为全加输出，下行为全减输出。2 逻辑电路图3 电路实现和仿真3.1 verilog HDL 设计代码如下 ：module add(s,out,a,b,in,EN);output0:3 s; output out;input0:3 a,b;input in;input EN;reg out;r
4、eg0:3 s,c;always(*)if (EN=0)beginout,s=a+b+in;endelsebeginc=10000-b;out,s=a+c-in;out=out;endendmodule3.2 仿真波形图4 结果分析由波形图可知，仿真结果与真值表完全吻合，说明本次设计的可行性和正确性，至此，我们完成了基于 74LS83 构成 4 位二进制全加全减器的分析、设计、仿真，而且达到了预期的设计要求。5 总结此次课程选取的题目较为简单，容易操作，但与平时课上所学习的基础知识联系紧密，是对课上所学理论知识很好的应用和检验。过程中最大的感受是体会到了如何用课本所学的理论设计所需的电路，而理论和实践起来是不同的，即使理论很扎实，而实际用 verilog HDL 语言来写时也会遇到很多困难。但是在设计时能对所学的东西有更好的理解，这也更激起了我对数字设计这门课程的兴趣，以后一定会继续好好学习这门课程，课下将书本上的 verilog HDL 程序用 Quartus 仿真出来，以加深对知识的理解。6 参考文献数字设计原理与实践 John F.Wakerly基于 Quartus II 的数字系统 Verilog HDL 设计实例详解周景润
