1、计算机组成原理 课程教案（第 9 次课）章 节名 称习题课一(第 1-4 章典型题分析讲解)课 时安 排 第 5 周 2 学时授 课方 式 习题课教学环境及教具准备有投影仪的教室PPT 多媒体教学课件教 学目 的通过第 1-4 章典型题分析讲解，让学生巩固所学知识，并能梳理知识点，达到举一反三的学习目的教 学 内 容1.9 画出主机框图，分别以存数指令“STA M”和加法指令“ADD M”（M 均为主存地址）为例，在图中按序标出完成该指令（包括取指令阶段）的信息流程。假设主存容量为 256M*32 位，在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。解：主机框图如图 1.2
2、 所示（省略了在图中标出信息流程） 。I / O 设 备A C CN QA L UC UI RP C存 储体 MM A RM D R运 算 器控 制 器主 存储 器图 1.2 细化的计算机组成框图（1）STA M 指令：PCMAR，MARM ，MMDR，MDRIR，OP(IR) CU，PC+1PC,Ad(IR) MAR，ACCMDR，MDRM，WR（2）ADD M 指令：PCMAR，MARM， MMDR，MDRIR，OP(IR) CU，Ad(IR) MAR，RD，MMDR，MDR X，+，ALUACC假设主存容量 256M*32 位，在指令字长、存储字长、机器字长相等的条件下，ACC、X、IR
3、、 MDR 寄存器均为 32 位，PC 和 MAR 寄存器均为 28 位。3.12 设数据总线上接有 A、B、C、D 四个寄存器，要求选用合适的 74 系列芯片，完成下列逻辑设计：（1）设计一个电路，在同一时间实现 DA、DB 和 DC 寄存器间的传送；（2）设计一个电路，实现下列操作：T0 时刻完成 D总线；T1 时刻完成总线A；T2 时刻完成 A总线；T3 时刻完成总线B。解：（1）由 T 打开三态门将 D 寄存器中的内容送至总线 bus，由 cp 脉冲同时将总线上的数据打入到 A、B、C 寄存器中。 T 和 cp 的时间关系如图 3.4 所示。A B Cc p 脉冲总线 b u s三态门
4、DTTc p图 3.4 同一时间实现 DA、DB 和 DC 寄存器间的传送（2）三态门 1 受 T0T1 控制，以确保 T0 时刻 D总线，以及 T1 时刻总线接收门 1A。三态门 2 受 T2T3 控制，以确保 T2 时刻 A 总线，以及 T3 时刻总线接收门 2B 。T0、T1、T2、T3 波形图如图 3.5 所示。图 3.5 实现 DAB 寄存器间的传送4.16 设 CPU 共有 16 根地址线，8 根数据线，并用 MREQ（低电平有效）作访存控制信号， W/R作读写命令信号（高电平为读，低电平为写） 。现有 8 片8K8 位的 RAM 芯片与 CPU 相连，试回答：（1）用 74138
5、 译码器画出 CPU 与存储芯片的连接图；（2）写出每片 RAM 的地址范围；（3）如果运行时发现不论往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片都有与其相同的数据，分析故障原因。（4）根据（1）的连接图，若出现地址线 A13 与 CPU 断线，并搭接到高电平上，将出现什么后果？解：（1）CPU 与存储器芯片连接逻辑图如图 4.3：C P UR A M 07 4 1 3 8R A M 1D 0D 7A 1 2A 00Y27YA 1 5A 1 4A 1 3MREQ2GBABC CSCSCS. . . . . . . . . . . . . . . . .R A M 7. .
6、.W/REWEWE+ 5 V图 4.3 CPU 与存储器芯片连接逻辑图（2）地址空间分配图：RAM0:0000H-1FFFHRAM1:2000H-3FFFHRAM2:4000H-5FFFHRAM3:6000H-7FFFHRAM4:8000H-9FFFHRAM5:A000H-BFFFHRAM6:C000H-DFFFHRAM7:E000H-FFFFH（3）如果运行时发现不论往哪片 RAM 写入数据后，以 A000H 为起始地址的存储芯片(RAM5)都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情况有：1）该片的-CS 端与-
7、WE 端错连或短路；2）该片的-CS 端与 CPU 的-MREQ 端错连或短路；3）该片的-CS 端与地线错连或短路。（4）如果地址线 A13 与 CPU 断线，并搭接到高电平上，将会出现 A13 恒为“1”的情况。此时存储器只能寻址 A13=1 的地址空间(奇数片)，A13=0 的另一半地址空间（偶数片）将永远访问不到。若对 A13=0 的地址空间（偶数片）进行访问，只能错误地访问到A13=1 的对应空间(奇数片)中去。4.28 设主存容量为 256K 字，Cache 容量为 2K 字，块长为 4。（1）设计 Cache 地址格式，Cache 中可装入多少块数据？（2）在直接映射方式下，设计
8、主存地址格式。（3）在四路组相联映射方式下，设计主存地址格式。（4）在全相联映射方式下，设计主存地址格式。（5）若存储字长为 32 位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。解：根据 Cache 容量为 2K=211字，得 Cache 字地址 11 位。根据块长为 4，且访存地址为字地址，得字块内地址为 2 位，即 b=2，且 Cache 共有 211/4=29块，即 c=9。根据256K=218字，得主存字地址为 18 位。（1）Cache 中可装入 512 块数据。（2）在直接映射方式下主存字块标记为 18-11=7。主存地址格式如下：主存字块标记（7 位） Cache
9、字块地址（9 位） 字块内地址（2 位）（3）在四路组相联映射方式下，根据四路组相联的条件，一组内有 4 块，得 Cache共分 512/4=128=27组，即 q=7。主存字块标记为 18-q-b=18-7-2=9 位，主存地址格式如下：主存字块标记（9 位） 组地址（7 位） 字块内地址（2 位）（4）在全相联映射方式下，主存字块标记为 18-b=18-2=16 位，主存地址格式如下：主存字块标记（16 位） 字块内地址（2 位）（5）若存储字长为 32 位，存储器按字节寻址，得主存字节地址为256K=2562104B=220字。在直接映射方式下主存字块标记为 20-11=9。主存地址格式
10、如下：主存字块标记（7 位） Cache 字块地址（9 位） 字块内地址（4 位）在四路组相联映射方式下，主存字块标记为 20-q-b=20-7-4=9 位，主存地址格式如下：主存字块标记（9 位） 组地址（7 位） 字块内地址（4 位）在全相联映射方式下，主存字块标记为 20-b=20-4=16 位，主存地址格式如下：主存字块标记（16 位） 字块内地址（4 位）4.29 假设 CPU 执行某段程序时共访问 Cache 命中 4800 次，访问主存 200 次，已知 Cache 的存取周期是 30ns，主存的存取周期是 150ns，求 Cache 的命中率以及 Cache-主存系统的平均访问
11、时间和效率，试问该系统的性能提高了多少？解：（1）Cache 的命中率为 4800/（4800+200）=0.96（2）平均访问时间为 30ns0.96+150ns（1-0.96）=34.8ns（3）由题意可知，访问主存的时间是访问 Cache 时间的 5 倍（150ns/30ns=5）设访问 Cache 的时间为 t，访问主存的时间为 5t，Cache-主存系统的访问效率为 e，则e=t/0.96t+(1-0.96)5t=86.2%（4）设无 Cache 时访主存需时 5000*5t，加入 Cache 后需时：4800t +200*5t =5800t则：5000*5t /5800t 4.31 倍有 Cache 和无 Cache 相比，速度提高了 3.31 倍左右。
