1、计 算 机 电 路 基 础,上海第二工业大学计算机与信息学院,第七章 组合逻辑电路,第7章 组合逻辑电路,7.1概述,7.3 加法器和奇偶校验器,7.4 编码器和译码器,7.5 数据选择器和数据分配器,7.6 用中、大规模集成电路实现组合逻辑电路,7.2 组合逻辑电路的分析与设计方法,退出,组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）,1、概述,7.2 组合逻辑电路的基本分析与设计方法,7.2.1 组合逻辑电路的分析方法,7.2.2 组合逻辑电路的设计方法,退出,7.2.1 组合逻辑电路的分析方法,逻辑图,逻辑表达式,1,1,最简与或表达式,化简,2,2,从输
2、入到输出逐级写出,德.摩根定理,最简与或表达式,3,真值表,3,4,电路的逻辑功能,当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。,4,逻辑图,逻辑表达式,例：,最简与或表达式,真值表,用与非门实现,电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。,电路的逻辑功能,复杂组合逻辑电路的分析：,对于比较复杂的组合逻辑电路，为了分析方便期间，可以设一些中间变量，采用从输出开始的方法，
3、向前（即向输入端）逐级写出电路的逻辑表达式，然后再按前述方法进行分析。即：简单电路由输入向输出逐级进行；复杂电路增设中间变量，由输出向输入逐级进行。,7.2.2 组合逻辑电路的设计方法,设计步骤： （1）进行逻辑抽象确定输入、输出信号之间的因果关系，设定变量，并进行状态赋值。 （2）列真值表 把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值顺序则常按二进制数递增排列，也可按循环码排列。 （3）进行化简输入变量比较少时，可以用卡诺图化简；输入变量比较多用卡诺图化简不方便时，可以用公式法化简。 （4）画逻辑图 1 变换最简与或表达式成所需的表达式，根据最简式画出逻辑图。,真值表,电路
4、功能描述,例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。,设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。,1,穷举法,1,2,逻辑表达式或卡诺图,最简与或表达式,化简,3,2,已为最简与或表达式,4,逻辑变换,5,逻辑电路图,用与非门实现,用异或门实现,真值表,电路功能描述,例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每
5、一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。,设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。,1,穷举法,1,2,2,逻辑表达式,3,卡诺图,最简与或表达式,化简,4,5,逻辑变换,6,逻辑电路图,3,化简,4,1,1,1,Y=,AB,+AC,5,6,本节小结,组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以
6、互相转换。组合电路的分析步骤：逻辑图写出逻辑表达式逻辑表达式化简列出真值表逻辑功能描述。组合电路的设计步骤：列出真值表写出逻辑表达式或画出卡诺图逻辑表达式化简和变换画出逻辑图。在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。,退出,7.3 加法器和奇偶校验器,7.3.1 加法器,7.3.2 奇偶校验器,1、半加器,7.3.1 加法器,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,加数,本位的和,向高位的进位,2、全加器,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,Ai、Bi：
7、加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。,全加器的逻辑图和逻辑符号,用与门和或门实现,用与或非门实现,再取反，得：,实现多位二进制数相加的电路称为加法器。,4位串行进位加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,4、加法器,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进位加法器递推公式,超前进位发生器,加法器的级连,集成二进制4位超前进位加法器,加法器的应用,1、8421 BCD码转换为余3码,BCD码+0011=余
8、3码,2、二进制并行加法/减法器,本节小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,7.3.2 奇偶校验器,在计算机工作的过程中，数据经常会存取、运算和传递，这个过程中难免会发生错误，在数字信
9、息码上附加校验码来进行检测，这样可以及时发现错误加以纠正。,原理：在一组二进制数码之后加一位奇偶校验码，让一组数码中1的个数为奇数或偶数。 实现：用异或门可以完成奇偶校验的功能。对参加校验各数码进行异或运算后，根据运算结果就可以判断奇偶性。,中规模集成奇偶校验器有CT74180等 图见P116图7.2.8 奇偶校验器的应用,7.4 编码器和译码器,7.41 编码器,7.4.2 译码器,退出,实现编码操作的电路称为编码器。,1、二进制编码器,1、3位二进制编码器,输入8个互斥的信号输出3位二进制代码,真值表,逻辑表达式,逻辑图,2、3位二进制优先编码器,在优先编码器中优先级别高的信号排斥级别低的
10、，即具有单方面排斥的特性。,设I7的优先级别最高，I6次之，依此类推，I0最低。,真值表,逻辑表达式,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,3、集成3位二进制优先编码器,集成3位二进制优先编码器74LS148,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑0(低电平）有效,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,二-十进制编码器,1、8421 BCD码编码器,输入10个互斥的数码输出4位二进制代码,真值表,逻辑表达式,逻辑图,2、8421 BCD
11、码优先编码器,真值表,逻辑表达式,逻辑图,3、集成10线-4线优先编码器,常用的二十进制编码 a. 8421码 b. 余3码 c. 2421码 d. 5211码 e. 余3循环码 f. 右移循环码 循环码 ISO编码 ANSCII码,几种常见编码,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。,2、二进制译码器,设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。,二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。,1、3位二进制译码器,真值表,输入：3位二进制代码输出：8
12、个互斥的信号,逻辑表达式,逻辑图,电路特点：与门组成的阵列,2、集成二进制译码器74LS138,A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、 为选通控制端。当G11、 时，译码器处于工作状态；当G10、 时，译码器处于禁止状态。,真值表,输入：自然二进制码,输出：低电平有效,3、74LS138的级联,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。,二-十进制译码器,1、842
13、1 BCD码译码器,把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。,真值表,逻辑表达式-完全编码方案,逻辑图,将与门换成与非门，则输出为反变量，即为低电平有效。,、集成8421 BCD码译码器74LS42,3 、 显示译码器,1、数码显示器,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。,b=c=f=g=1，a=d=e=0时,c=d=e=f=g=1，a=b=0时,共阴极,2、显示译码器,真值表仅适用于共阴极LED,真值表,a的卡诺图,b的卡诺图,c的卡诺图,d的卡诺图,e的卡诺图,f的卡诺图,g
14、的卡诺图,逻辑表达式,逻辑图,2、集成显示译码器74LS48,引脚排列图,功能表,辅助端功能,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法基本相同。二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用4线-16线译码器还可实现BCD码到十进制码的变换
15、。,7.5 数据选择器和数据分配器,7.5.1 数据选择器,7.5.2 数据分配器,退出,1、数据选择器,真值表,逻辑表达式,地址变量,输入数据,由地址码决定从路输入中选择哪路输出。,逻辑图,集成双4选1数据选择器74LS153,集成数据选择器,集成8选1数据选择器74LS151,74LS151的真值表,数据选择器的扩展,2、数据分配器,由地址码决定将输入数据送给哪路输出。,真值表,逻辑表达式,地址变量,输入数据,逻辑图,集成数据分配器,把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。,由74LS138构成的1路-8路数据分配器,
16、集成数据分配器及其应用,数据分配器的应用,数据分配器和数据选择器一起构成数据分时传送系统,本节小结,数据选择器能够从不同地址的多路数字信息中，选出所需要的一路作为输出的组合逻辑电路。至于选择哪一路数据输出，则完全由当时的选择控制信号决定。数据分配器的逻辑功能是将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，是由一组选择控制信号确定。数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。,退出,7.6.1 用数据选择器实现组合逻辑电路,7.6.2 用译码器实现组合逻辑电路,7.6 用中、大规模集成电路 实现组合逻辑电路,1、
17、用数据选择器实现逻辑函数,基本原理,数据选择器的主要特点：,（1）具有标准与或表达式的形式。即：,（2）提供了地址变量的全部最小项。,（3）一般情况下，Di可以当作一个变量处理。,因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。,基本步骤,确定数据选择器,确定地址变量,2,1,n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。,3个变量，选用4选1数据选择器。,A1=A、A0=B,逻辑函数,1,选用74LS153,2,74LS153有两个地址变量。,求Di,3,（1）公式法
18、,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,3,画连线图,4,4,求Di的方法,（2）真值表法,求Di的方法,（3）图形法,用数据选择器实现函数：,例,选用8选1数据选择器74LS151,设A2=A、A1=B、A0=C,求Di,画连线图,2、用二进制译码器实现码制变换,十进制码,8421码,2、用译码器实现组合逻辑函数,画出用二进制译码器和与非门实现这些函数的接线图。,写出函数的标准与或表达式，并变换为与非-与非形式。,十进制码,余3码,十进制码,2421码,2、数码显示电路的动态灭零,本节小结,在许多情况下，如果用中规模集成电路实现组合函数，可以取得事半功倍的效果。 如果用MSI进行设计，则实现的均是标准与或式或标准与非与非式，因而化简的重要性就不那么突出了。化简逻辑表达式具有十分重要的意义，表达式化简得恰当与否，决定能否得到最经济的逻辑电路。在最后得到的电路中，使用的器件数目应当最少，而每个门电路的输入端又不能过多。,
