1、1存储系统一、 选择1、 设机器字长为 32 位，一个容量为 16MB 的存储器，CPU 按半字寻址，其可寻址的单元数是 2、 若某存储器存储周期为 250ns，每次读出 16 位，则该存储器的数据传输率是 3、 设机器字长为 64 位，存储容量为 128MB，若按字编址，它可寻址的单元个数是 4、 在 Cache 和主存构成的两级存储体系中，主存与 Cache 同时访问，Cache的存取时间是 100ns，主存的存取时间是 1000ns，如果希望有效（平均）存取时间不超过 Cache 存取时间的 115%，则 Cache 的命中率至少应为 5、 某一 SRAM 芯片，其容量为 10248 位
2、，除电源和接地端外，该芯片的引脚的最小数目为 6、 某一 DRAM 芯片，采用地址复用技术，其容量为 10248 位，除电源和接地端外，该芯片的引脚的最少数目为 7、 某存储器容量为 32K16 位，则（ ）8、 A.地址线为 16 根，数据线为 32 根 B. 地址线为 32 根，数据线为 16 根C.址线线为 15 根，数据线为 16 根D. 地址线为 15 根，数据线为 32 根9、若 RAM 中每个存储单元为 16 位，则下面所述正确的是（ ）A.地址线也是 16 根 B.地址线与 16 无关 C.地址线与 16 有关 D.地址线不得少于 16 根10、下面有关 DRAM 和 SRAM
3、 存储芯片的叙述，通常情况下，错误的是（ ）A.DRAM 芯片的集成度比 SRAM 高 B.DRAM 芯片的成本比 SRAM 高C.DRAM 芯片的速度比 SRAM 快D.DRAM 芯片工作时需要刷新，SRAM 芯片工作时不需要刷新11、某 SARM 芯片，其存储容量为 5128 位，包括电源端和接电线，该芯片引出线的数目应为 12、在存储器芯片中，地址译码采用双译码方式是为了 13、在 1K1 位的存储芯片中，采用双译码方式，译码器的输出信号有 条。14、若存储周期为 250ns，每次读出 16 位，则该存储器的数据传输率为 15、若数据在存储器中采用以低字节地址为字地址的存放方式，则十六进
4、制数 12345678H 的存储自己顺序按地址由小到大依次是 16、某计算机字长为 32 位，存储器容量为 16MB，CPU 按半字寻址，其可寻址的单元数是 17、某计算机字长为 32 位，存储器容量为 4MB，CPU 按字寻址，其寻址范围是 0 到 18、某计算机字长为 16 位，存储器容量为 256KB，CPU 按字节寻址，其寻址范围是 19、某计算机字长为 16 位，存储器容量为 256KB，CPU 按字寻址，其寻址范围是 20、某计算机字长为16 位，存储器容量为 64KB，CPU按字寻址，其可寻址得单元数是 221、某计算机字长为 32 位，存储器容量为 256KB，CPU 按字寻址
5、，其可寻址的单元数是 22、 4 个 16K8 位的存储芯片，可设计为 容量的存储器。23、 16 片 2K4 位的存储器可以设计为 存储容量的 16 位存储器。24、设 CPU 的地址总线有 24 根，数据总线有 32 根，用 512K8 位的 RAM芯片构成该机的主存储器，则该机主存最多需要片这样的存储芯片。25、某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址，现要用 2K8 位的 ROM 芯片和 4K4 位的 RAM 芯片来设计该存储器，则需要上述规则的 ROM 芯片数和 RAM 芯片数分别是 26、某计算机存储器按字节编址，主存地址空间大小为
6、64KB，现用 4M8位的 RAM 芯片组成 32MB 的主存储器，则存储器地址寄存器 MAR 的尾数至少是 27、用存储容量为 16K1 位的存储器芯片来组成一个 64K8 位的存储器，则在字方向上和位方向上分别扩展了 倍。28、一个存储器，其地址为 14 位，每个存储单元长度为 8 位，若用 1K4位的 SRAM 芯片来组成该存储器，则需要 片芯片，选择芯片需要 位地址。29、地址线为 A15A0（低） ，若用 16K1 存储芯片构成 64KB 存储器则应由地址码 译码产生片选信号。30、 80386DX 是 32 位系统，当在该系统中用 8KB 的存储芯片构造 32KB 的存储体时，应完
7、成存储器的 设计。31、设 CPU 地址线有 24 根，数据线有 32 根，用 512K8 位的 RAM 芯片构成该机的主存储器，则该机主存最多需要 片这样的存储芯片。32、地址总线为 A0（高位）A 15（低位） ，用 4K4 位的存储芯片组成 16KB存储器，则产生片选信号的译码器的输入地址应该是 33、若内存地址区间为 4000H43FFH，每个存储单元可存储 16 位二进制数，该内存区域用 4 片存储芯片构成，则构成该内存所用的存储器芯片的容量是 34、内存按字节编址，地址从 90000H 到 CFFFFH，若用存储容量为 16K8位芯片构成该内存，至少需要的芯片数是 35、若片选地址
8、为 111 时，选定某一 32K16 的存储芯片工作，则该芯片在存储器中的首地址和末地址分别为 36、如图所示，若低位地址（A 0A11）接在内存芯片地址引脚上，高位地址（A 12A19）进行片选移码（其中， A14 和 A16 没有参加译码） ，且片选信号低电平有效，则对下图所示的译码电路，不属于此译码空间的地址是（ ）A.AB00HABFFFH B.BB000HBBFFFH C.EF000HEFFFFH D.FE00HFEFFFH37、某机器采用四体低位交叉存储器，现分别执行下述操作：读取 6 个连续的地址单元中存放的存储字，重复 80次；读取 8 个连续地址单元中存放的存储字，重复60
9、次。则、所花费的时间之比为 338、在高速缓存系统中，主存容量为 12MB，Cache 容量为 400KB，则该存储系统的容量为 39、某虚拟存储器系统采用页式内存管理，试用 LRU 页面替换算法，考虑下面的页面访问地址流（每次访问在一个时间单位中完成）：1 8 1 7 8 2 7 2 1 8 3 8 2 1 3 1 7 1 3 7假定内存容量为 4 个页面，开始时是空的，则页面失效率是 40、某 32 位计算机的 Cache 容量为 16KB，Cache 行的大小为 16B，若主存与Cache 地址映像采用直接映像方式，则主存地址为 0x1234E8F8 的单元装入 Cache 的地址是 4
10、1、某存储系统中，主存容量是 Cache 的 4096 倍，Cache 被分为 64 个块，当主存地址和 Cache 地址采用直接映像方式，地址映射表的大小应为 （假设不考虑一致维护和替换算法位）42、有效容量为 128KB 的 Cache，每块 16 字节，采用 8 路组相联，字节地址为 1234567H 的单元调入该 Cache，则其 Tag 应为 43、有一主存Cache 层次的存储器，其主存容量为 1MB，Cache 容量为16KB，每字块有 8 个字，每字 32 位，采用直接地址映射方式，若主存地址为 35301H，且 CPU 访问 Cache 命中，则在 Cache 的第 （十进制
11、表示）字块中（Cache 起始字块为第 0 块） 。44、若由高速缓存、主存、硬盘构成的三级存储体系，则 CPU 访问该存储系统时发送的地址为 45、为使虚拟存储系统有效地发挥其预期的作用，所运行的程序应具有良好的 46、在虚拟存储器中，当程序正在执行时，由 完成地址映射。47、采用虚拟存储系统的主要目的是 48、一个四体并行低位交叉存储器，每个模块的容量是 64K32 位，存取周期为 200ns，在以下说法中， 是正确的。A. 在 200ns 内，存储器能向 CPU 提供 256 位二进制信息B. 在 200ns 内，存储器能向 CPU 提供 128 位二进制信息C. 在 50ns 内，每个
12、模块能向 CPU 提供 32 位二进制信息D.都不对49、采用四体并行低位交叉存储器，每个模块的容量满足32K16 位，存取周期为 400ns，在以下说法中， 是正确的。A. 在 0.1s 内，存储器能向 CPU 提供 26 位二进制信息B. 在 0.1s 内，存储器能向 CPU 提供 16 位二进制信息C. 在 0.4s 内，存储器能向 CPU 提供26 位二进制信息D.都不对50、如果一个高速缓存系统中，主存容量为 12MB，Cache的容量为 400KB，则该存储系统的总容量为 。A.12MB+400KB B.12MB C.400KB D.12MB-400KB51、组相联映像和全相联映像
13、通常适合于 。52、某 32 位计算机的Cache 容量为16KB，若主存与Cache 地址映射采用直接映射方式，则主存地址0x1234E8F8 的单元装入 Cache 的地址是 53、设有一个主存Cache 层次的存储器，其主存容量为1MB，Cache 容量4为 16KB，每字块有 8 个字，每字 32 位，采用直接映射方式。若主存地址为 35301H，且 CPU 访问 Cache 命中，设 Cache 起始字块编号为 0，则该主存块在 Cache 的第 个字块中。54、设有一个主存Cache 层次的存储器，假设 Cache 和主存不能同时访问。Cache 的存取周期为 10ns，主存的存取
14、周期为 50ns。在CPU 执行一段程序时，Cache 完成存取的次数 4800 次，主存完成的存取次数为 200 次，该Cache主存系统的效率是 。55、设有一个主存Cache 层次的存储器，假设 Cache 的存取周期为100ns，主存的存取时间为 1000ns，如果希望有效平均存取时间不超过Cache 存取时间的15%，则 Cache 的命中率至少是 。56、若由高速缓存、主存、硬盘构成三级存储体系，则 CPU访问该存储系统时发送的地址为 。57、假设某计算机按字编址，Cache 有 4 个行，Cache 和主存之间交换的块大小为 1 个字。若Cache 的内容初始为空，采用 2 路组
15、相联映射方式和 LRU 替换算法，当访问的主存地址一次为0、 4、8、2、0、6、8、6 、 4、 8 时，命中5Cache 的此时是 。 （2012 真题）二、 综合应用题1、有一个 16K16位的存储器，由 1K4 位的动态 SRAM 芯片构成（芯片内是 6464 结构） ，问：1）总共需要多少RAM？2）采用异步刷新方式，如果单6元刷新间隔不超过 2ms，则刷新信号周期是多少？3）若采用集中刷新方式，存储器刷新一遍最少用多少个读/ 写周期？2、某 16K1 位的 DRAM 存储芯片的读/写周期 Tm=0.1s，如果芯片的最大刷新间隔不允许 超过 2ms（1ms=10 3s） ，否则可能丢
16、失信息。问：1）刷新周期是多少？将 DRAM 存储芯片刷新一遍需要多少个刷新周期？2）若采用分散刷新方式，则刷新信号周期是多少？3）若采用集中刷新方式，则将 DRAM 芯片刷新一遍需要多少时间？不能提供读写服务的百分比是多少？3、假设存储芯片容量为 mKn 位，回答以下问题：1）采用位扩展，组成 mKN 位的存储器，需要多少存储芯片？简述连线规则。2）采用字扩展，组成 MKn 位的存储器，需要多少存储芯片？简述连线规则。3）采用字、位扩展，组成 MKN 位的存储器，需要多少存储芯片？简述连线规则。 4、设 CPU 的地址总线 16 根（A 15A0，A 0 为低位） ，双向数7据总线 8 根（
17、D 7D0） ，控制总线中与主存有关的信号有 MREQ（访存控制信号，低电平有效） ，WE（高电平为读命令，低电平为写命令） 。主存地址空间分配如下（均按字节编址）：0000H3FFFH 为系统程序区，由只读存储芯片组成；4000H4FFFH 为系统程序工作区，由 SRAM 组成；6000H9FFFH 为用户程序区，也由 SRAM 组成。现有如下存储芯片若干：EPROM，8K8 位（控制端仅有 CS）SRAM,16K1 位，2K8 位，4K8 位，8K8 位请从上述芯片值选择适当芯片设计该计算机主存储器。另外可选用门电路和 3/8 译码器。5、设 CPU 有 16 根8地址线，8 根数据线，并
18、用 MREQ 作为访存控制信号，用 WE 作为读/写控制信号（高电平为读，低电平为写） 。现有以下存储芯片：1K4 位 RAM、4K8 位 RAM、8K8 位 RAM、2K8 位ROM、4K8 位 ROM、8K8 位 ROM 及 3/8 译码器和各种门电路。要求设计 2KB 的系统程序区，地址范围为 6000H67FFH， 2KB 的用户程序区，地址范围 6800H6BFFH，给出 CPU 与存储器的连接图。96、主存储器的地址寄存器和数据寄存器个子的作用是什么？设有一个 1MB容量的存储器，字长为 32 位，问：1）按字节编址，地址寄存器和数据寄存器各几位？编址范围为多大？2）按字编址，地址
19、寄存器和数据寄存器各几位？编址范围为多大？ 7、如表所示的个存储器方案中，哪些是合理的？哪些不合理？对那些不合理的可以怎样修改？存储器 MRA 的位数（存储器地址寄存器）存储器单元数每个存储单元的位数（存储器数据寄存器） 10 1024 8 10 1024 12 8 1024 8 12 1024 16 8 8 1024 1024 10 88、用 64K1 位的 DRAM 芯片组成 512K16 位的半导体读写寄存器，则其数据寄存器为多少位？字选地址线宽至少应为多少位？共需要芯片多少片？9、某主机存储器有 16 位地址，每个存储单元有占 8 位。回答以下问题：1）如果用 1K4 位的 RAM 芯
20、片构成该存储器，需要多少片芯片？2）该存储器能存放多少字节的信息？3）片选逻辑需要多少位地址？1010、用 64K 位的 DRAM 芯片构成 2568 位的存储器，假定芯片内部只有一个位平面。回答以下问题：1）计算所需芯片数；2）采用异步刷新方式，如果每单元刷新间隔不超过 2ms，则刷新信号周期是多少？3）如采用集中刷新方式，存储器刷新一遍最少用多少读/ 写周期？11、用若干个容量为 LK 的 DRAM 芯片，构成容量为 MN 的存储器。回答以下问题：1）需要多少块存储芯片？2）存储器共有多少个片选信号。如何来实现？需要几位译码器3）若采用自动刷新模式，刷新计数器的最大值是多少？12、某机器字
21、长为 8 位，试用以下所给芯片设计一个容量为 10KB 的存储器，其中 RAM 为高 8KB，ROM 为低 2KB，最低地址为 0.选用的 RAM 芯片类型为 4K8 位，ROM 芯片类型为 2K4 位。回答一下问题：1） RAM 和 ROM 的地址范围分别是多少？2）每种芯片各需多少片？3）存储器的地址线、数据线各为多少根？4）画出存储器的结构图及与 CPU 连接的示意图。1113、设有 32 片 256K1 位的 SRAM 芯片。回答以下问题：1）采用位扩展方法可以构成多大容量的存储器？2）如果采用 32 位的字编址方式，该存储器需要多少地址线？3）画出该存储器与 CPU 连接的结构图，设
22、 CPU 的接口信号有地址信号、数据信号和控制信号 MREQ、WE。14、设有若干片 256K8 位的 SRAM 芯片，回答以下问题：1）采用字扩展方法构成 2048KB 的存储器需要多少片 SRAM 芯片？2）该存储器需要多少地址线？3）画出该存储器与 CPU 连接的结构图，设 CPU 的接口信号有地址信号、数据信号和控制信号 MREQ、WE。1215、设 CPU 共有 16 根地址线、8 根数据线，并用 MREQ 作为访存控制信号（低电平有效） ，用 WE 作读写控制信号（高电平为读，低电平为写） 。现有若干 2K8 位的 ROM、4K 8 位的 RAM，8K 8 位的 RAM、74138
23、 译码器和各种门电路（门电路自定） 。回答以下问题：1）存储芯片地址空间分配为：最大 4K 地址空间为系统程序区，相邻的地址空间为系统程序工作区，最小 16K 地址空间为用户程序区；给出主存地址空间分配情况；2）指出选用的存储芯片类型及数量；3）画出详细的存储器结构及与 CPU 连接图。1316、设 CPU 共有 16 根地址线、8 根数据线，并用 MREQ 作为访存控制信号（低电平有效） ，用 WE 作读写控制信号（高电平为读，低电平为写） 。现有若干 8K8 位的 ROM、8K 8 位的 RAM，4K 8 位的 RAM、3/8 译码器和各种门电路。画出 CPU 与存储器的连接图，要求主存的
24、地址空间满足下述条件：最小 8K 地址为系统程序区、与其相邻的 16K 地址为用户程序区，最大 4K 地址空间为系统程序工作区。详细画出存储芯片的片选逻辑并指出存储芯片的种类及片数。1417、用 8K4 位的芯片组成 16K8 位的存储器，RD、WR 分别为系统提供的读写信号线，请画出该存储器逻辑图，并标明每块芯片的地址范围。18、某机主存空间为 64KB， I/O 空间与主存单元统一编址，I/O 空间占用1KB，范围为 FC00HFFFFH。可选用 8K8 位和 1K8 位两种 SRAM 芯片构成主存储器。RD 和 WR 分别为系统提供的读写信号线。画出该存储器逻辑图，并标明每块芯片的地址范
25、围。1519、用 16K1 位的动态 RAM 芯片构成 62K8 位的存储器，要求：1）画出该存储器的组成逻辑框图；2）设存储器的读写周期均为 0.5s ，CPU 在 1s 内至少要访问内存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？20、用 16K8 位的 DRAM 芯片构成 64K32 位的存储器，要求：1）画出该存储器的组成逻辑框图；2）设存储器读写周期为 0.5s ，CPU 在 1s 内至少要访问内存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？16
26、21、某个两级存储系统的平均访问时间为 12ns，该存储系统中顶层存储器的命中率为 90%，访问时间是 5ns，问：该存储器系统中底层存储器的访问时间是多少？（假设采用同时访问两层存储器的方式）？22、 CPU 执行一段程序时，Cache 完成存取的次数为 1900 次，主存完成存取的次数为 100 次，已知 Cache 存取周期为 50ns，主存存取周期为 250ns。设主存与 Cache 同时访问，试问：1） Cache/主存系统的效率。 2）平均访问时间。23、在显示配置器中，用于存放显示信息的存储器称为刷新存储器，它的重要性能指标是带宽。具体工作中，显示适配器的多个功能部分要争用刷新存
27、储器的带宽。设总带宽 50%用于刷新屏幕，保留 50%带宽用于其他刷新功能，且采用分辨率为 1024768 像素，颜色深度为 3B，刷新频率为 72Hz 的工作方式。1）计算刷新存储器的总带宽；2）为达到这样高的刷新存储器带宽，应采取何种技术措施？24、一个 1K4 为的动态 RAM 芯片，若其内部结构排列成 6464 形式，且存取周期为 0.1s。1）若采用分散刷新和集中刷新（即异步刷新）相结合的方式，刷新信号周期应取多少？2）若采用集中刷新，则对该存储芯片刷新一遍需多少时间？死时间率是多少？1725，用一个 512KB8 位的 Flash 存储芯片组成一个 4M32 位的半导体只读存储器，
28、存储器按字编址，试回答以下问题：1） 该存储器的数据线和地址线数分别是多少？2） 共需要几片这样的存储芯片？3） 说明每根地址线的作用26、一个四体并行交叉存储器，每块容量是 64K32 位，存取周期为200ns，问：1）在一个存取周期中，存储器能向 CPU 提供多少位二进制信息？2）若存取周期为 400ns，则在 0.1s 内每个存储体可向 CPU 提供 32 位二进制信息，这说法正确否？为什么？27、某个 Cache 的容量大小为 64KB，行长为 128M，且是四路组相联Cache，主存使用 32 位地址，按字节编址。则：1）该 Cache 共有多少行？2）该 Cache 的标记阵列中需
29、要有多少标记项？每个标记项中标记位长度是多少？3）该 Cache 采用 LRU 替换算法，若该 Cache 为写直达式 Cache 时，标记阵列中总共需要多大的存储容量？写回式又该如何？（提示：四路组相联Cache 使用 LRU 算法的替换算法控制位为 2 位）1828、某一个计算机系统采用虚拟页式存储管理方式，当前在处理机上执行的某一个进程的页表如下图，所有的数字均为十进制，每一项的起始编号是 0，并且所有的地址均按字节编址，每页大小为 1024 字节。逻辑页号 存在位 引用位 修改位 叶框号1） 将下列逻辑地址转换为物理地址，写出计算过程，对不能计算的说明为什么？2） 假设程序要访问第二页
30、，页面置换算法为改进的 Clock 算法，请问该淘汰哪页？页表如何修改？上述地址的转化结果是否改变？变成多少？1929、一个两级存储器系统有 8 个磁盘上的虚拟页面需要映像到主存中的 4 个页中。某程序生成以下访存页面序列：1， 0，2 ，2 ，1 ，7，6，7 ，0，1，2，0 ，3，0 ，4，5 ，1 ，5，2 ，4，5，6， 7，6 ，7 ，2 ，4，2，7 ，3。采用 LRU 替换策略，设初始时主存为空。1）画出每个页号访问请求之后存放在主存中的位置；2）计算主存的命中率。2030、设存储器容量为 32 字，字长 64 位，模块数 m=4，分别用顺序方式和交叉方式组织。存储周期 T=2
31、00ns，数据总线宽度为 64 位，总线传送周期 =50ns。求顺序存储器和交叉存储器的带宽各是多少？31、设有 8 个模块组成的八体存储结构，每个模块的存取周期为 400ns，存储字长为 32 位。数据总线宽度为 32 位，总线传输周期为 50ns，求顺序存储（高位交叉）和交叉存储（低位交叉）的存储带宽。32、若低位交叉的 8 体并行主存按字节编址，每个模块的读写宽度为两个字节，请图示 8 体交叉并行主存的编址情况，若每个模块的读写周期均为250ns，求 8 体交叉并行主存的带宽。若读操作所涉及的 8 个单元地址为下列两种情况，试分别计算这两种情况时 8 体交叉并行主存的实际带宽。1） 88
32、80H，8881H，8882H ， 8883H，8884H，8885H ，8886H，8887H2） 8880H，8884H，8888H ， 888CH，8890H ，8894H，8898H，889CH33、有一个整数型数组 a16，存储在 4 体交叉的存储器中的存储位置如图所示，CPU 每隔 1/4 存储周期启动一个访问操作，问依次完成这 16 个字需要多少个存储周期？2134、假设 Cache 中有 4 个块，采用全相联映射方式和 LRU 替换算法。程序访存的块流地址流为 1、5、7、1 、B、3、7、1 、B、1、4 、B。问Cache 命中多少次 1。35、 CPU 执行一段程序时，C
33、ache 完成存取的次数为 5000 次，主存完成的存取次数为 200 次。已知 Cache 的存取周期 tc 为 40ns，主存的存取周期为 tm 为 160ns，分别求（当 Cache 不命中时才启动主存）：1） Cache 的命中率 h；2）平均访问时间；3） Cache主存访问系统的访问效率 e。36、已知 Cache 命中率 h=0.98，主存比 Cache 慢 4 倍，已知主存存取周期为 200ns，求 Cache主存刺探的效率和平均访问时间。37、已知 Cache主存系统效率为 85%，平均访问时间为 60ns，Cache 比主存快 4 倍，求主存存储器周期是多少？ Cache
34、命中率是多少？38、假设机器周期为 10ns， Cache 的访问时间为 1 个周期，主存访问时间是 20 个周期，回答以下问题：1）设命中率为 95%，求平均访问时间；2）如果 Cache 容量增加一倍而使命中率提高到 97%，然而因此使机器周期延长到 12ns，这样的改动方案是否值得采取？2239、设有一个直接映射方式的 Cache，其容量为 8KB，每块内有 16 B，主存容量为 512KB，求：1）主存有多少个块？有多少个区？2）该 Cache 可容纳多少个块？Cache 字地址有多少位？块号和块内地址各多少位？3）主存字地址有多少位？区号、区内块号和块内地址各多少位？4）主存中的第
35、j 块映射到 Cache 中哪一个块？5）将主存中的第 513 块调入 Cache，则 Cache 的块号为多少？它的区号为多少？6）在上一步基础上，送出的主存地址为 04011H 时是否命中？40、若主存 1MB，Cache 为 2KB，按 256B 分块。回答以下问题：1）若 Cache主存层次采用全相联映射，则主存、Cache 各分多少块？并画出 MM 与 Cache 的地址格式；2）若由相联存储器实现主存Cache 地址变换，问该相联存储器应包含几个单元，每单元几位？3）若 Cache 读写周期为 25ns，主存读写周期为 250ns，平均命中率 98%，求平均读写周期。2341、某机
36、主存 16MB，高速缓存 16KB，Cache主存层次采用直接映射。回答以下问题：1）若按 64 个字节分块，请图示主存、高速缓存的地址格式。区号、区内块号和块内地址各为多少位？2）若高速缓存被分为块，请图示主存、高速缓存的地址格式。区号、区内块号和块内地址各为多少位？3）若将主存地址 DCBA98H 单元的内容装入 Cache，试指出在以上两种方案中所装入的 Cache 地址（块号、块内地址各为多少位？）42、一个由 Cache 与主存组成的两级存储系统，按字编址，已知主存容量为 1M 字节， Cache 容量为 32K 字。采用组相联映射，Cache 共分为8 组，主存与 Cache 的块
37、大小为 64 字。回答以下问题：1）写出主存与 Cache 的地址格式，要求说明各字段名称与位数；2）假设 Cache 的存取周期为 20ns，命中率为 95%，希望采用 Cache 后的加速比达到 10，那么要求主存的存取周期是多少？2443、一个组相联映射的 Cache 有 64 个块，每组包含 4 个块。主存包含4096 个块，每块有 256 个字节。1）确定主存地址中，主存区号、区内组号、组内块号和块内地址的位数；2）试画出该主存Cache 的地址变换逻辑图，并简述主存 Cache 地址变换的过程；3）主存地址为 ABCDEH 的单元如果装入 Cache，应在 Cache 中的什么地址
38、？2544、有 3 个 Cache，每个 Cache 由 4 个块组成，第 1 个 Cache 采用全相联映射，第 2 个 Cache 采用 2 组相联映射，第 3 个 Cache 采用直接映射。主存有 12 个块组成（块号为 011） ，替换算法采用 LRU。若程序访存的块地址流为：0、8 、0、6、8，计算改程序对这 3 种结构的 Cache 访问的缺失次数各为多少？2645、有一个“Cache主存”存储层次，主存共分为 8 个块（块号为 07） ，Cache 为 4 个块（块号为 03） ，采用组相联映射方式，组内块数为 2，替换算法为最近最少使用算法，回答以下问题：1）画出主存和 Cache 映射关系图；2）对于主存地址流：1、 2、4 、1 、3 、7、0、1 、2、5、4、6 、4、7 、2，如主存中的内容初始时未装入 Cache 中，给出命中情况；3）求此期间的 Cache 命中率。
