1、第五章 半导体存储器(semiconductor memory)按工艺分为双极型、MOS 型按读写工作方式可分为随机存取存储器和只读存储器两个重要指标：存储容量和存取速度芯片存储容量单元数数据线位数，如 8K8 位等存取速度指从 CPU 给出有效的存储器地址到存储器输出有效数据所需要的时间。高速小于 20ns，中速 100200ns，低速在 300ns 以上。5.1 随机存取存储器 RAM（Random Access Memory）一RAM 的组成1存储矩阵将基本的存储单元配置成一定的阵列并进行编址，有N1、N4、N 8 等N1 称位结构，N4、N8 称字结构2地址译码器单译码编址：字线选择某
2、字的所有位双译码编址：分行、列两个译码器，行列交点即选中单元（字的所有位） （参见 P158，F6-4 ）3控制电路片选端：CS=0，芯片选中工作（芯片允许）CS=1，芯片未选中（高阻）或：CE=0 ，芯片开放CE=1，芯片高阻读/写端：R/W=1，读（或记 R/W）R/W=0，写4三状态双向缓冲器二静态 RAM非破坏性读出，只要不断电保持在存储电路中的信息就不会丢失一个基本存储单元一般由 6 个晶体管组成（P157，F6-3）T1T2 放大，T 3T4 负载，T 1T4 组成双稳态触发器，T 5T6 控制Intel 2114，NMOS 静态 RAM（P160，F6-6）18 脚，1K4 位，
3、组成 6464 矩阵，最大功耗 525mwA3A8 行译码（地址线 6 条，X=2 6=64 个）A0、A 1、A 2、A 9 列译码（地址线 4 条，Y=2 4=16 个，每个 4 位）时序：读周期： 写周期：三动态 RAM一个基本存储单元由一个晶体管组成，数据信息存储在极间电容上，破坏性读出（P160，F6-6）动态存储器的刷新：由于读出是破坏性的，存储时间长电荷会泄漏因而必须刷新刷新实际上是一个读写过程，只是信息没有送到数据线上刷新是按存储矩阵的行进行的，在矩阵的每个位线上都有一个读出放大器，当选中某行时就对该行的所有单元读出再写回，完成刷新由于刷新时无列地址，信号不能输出每个单元必须在
4、 2ms内刷新一次，才能保证信息不丢失(1) 2ms 内等间隔刷新如对 128128 的 Intel 2116，若每 15s 刷新一行，则 1.92ms可刷新所有行IBM PC/XT 使用 4164，为 64K1RAM，内部为 4 个128128，每次（隔 15.6s）刷新 4128 个单元，用 8253-5 计数器的通道每 15.12s 请求 8237-5 的通道 0 刷新一次(2) 在 2ms 内集中一段时间刷新若刷新一次需 0.5s，则 128 行需 64s，这段时间内存储器不能进行读写操作，故称之为死时间(3) 在一个指令周期中利用 CPU 不进行访问存储器的时间刷新如 Z80CPU
5、在指令译码时不访问存储器Intel 2116 动态 RAM（P162，F6-7）16 脚双列，16K1 位存储矩阵为 128128（2 个 64128）A0A6：地址输入用 7 根地址先分时作行、列地址选择，用 RAS 作行选通信号，CAS 作列选通信号，与 CPU 连接必须经过行列选通信号发生器和地址多路转化器CAS：列地址选通RAS：行地址选通兼作刷新地址选通，在刷新过程中 RAS 低电平，CAS 高电平，使每一行所有单元在一个周期内同时刷新DIN ：数据入DOUT ：数据出WE ：写开放VBB：-5VVCC：+5VVDD：+12VVSS：地准静态 RAM：采用内部自刷新，从外部上看是个静
6、态 RAM四PC 机采用的主存储器1FPM DRAM（Fast Page Mode DRAM，快速页面模式 DRAM）读取速度 6080ns，一组 DRAM 安装在一块印制板上成为 SIMM内存条（Single In-line Memory Module，单列直插内存模块） ，30线（386、486 主板上）或 72 线（486、586 主板上）2EDO DRAM（Extended Data Out DRAM，扩展数据输出 DRAM）读取速度 5060ns，72 线，SIMM 封装（586 主板上）3SDRAM（Synchronous burst DRAM，同步突发 DRAM）双存储体结构，突
7、发模式，两个存储阵列一个被 CPU 读取数据时，另一个做好被读取的准备，两者相互自动切换，与 CPU 外频同步（不用等待） ，速度可达 6ns一组 DRAM 安装在一块印制板上成为 DIMM 内存条（ Dual In-line Memory Module，双列直插内存模块） ，印制板单面 84 线，双面 168 线，3.3V，数据宽度 64 位，PC 机主流内存4DDR（Double Data Rate，双倍数据速率 SDRAM）数据线有特殊电路，可在时钟上下沿都传输数据，每个时钟可传输两个字（四字节） ，速度比 SDRAM 提高一倍， SDRAM 只能传输一个字，DIMM 封装，与 SDRA
8、M 相似但不兼容，SDRAM 电压 3.3V，168 线，DDR SDRAM 电压 2.2V，184 线，成为装机首选5DRDRAM184 线，2.5V，工作频率 400MHz，能在时钟信号的上升下降沿各传输一次数据，故数据传输的实际频率为 800MHz，峰值可达1.6GB/s，性能高但价格贵，用于高档机，市场占有率低，与SDRAM 和 DDR SDRAM 不兼容5.2 只读存储器 ROM（Read Only Memory）1ROM（掩膜编程）2PROM（现场编程）3EPROM （反复编程） （见 P166，F6-8）写入时在 PN 结加上 25V 反向电压擦除时用紫外光（2537 埃）照射
9、1030 分钟Intel 2716 EPROM24 脚双列，2K8 位 (见 P167，T6-3 ，T6-4)存储矩阵为 128128（8 个 16128，每个代表一位）地址线 11 条A4A10 为 X 译码，A 0A3 为 Y 译码CE/PGM 芯片开放/编程， =0 芯片开放，=1 编程当 OE=0，CE=0 时，V PP=+5V 读出当 CE=1 时，V PP=+5V，2716 处于功率下降，由 525mw 降至132mw，输出端高阻当 VPP=+25V，OE=1，写入当 VPP=+25V，OE=0，CE=0 时为编程校验（输出）4E 2PROM（电可擦编程，Electrically
10、Erasable Programmable ROM）：通过外加极性不同的电压进行编程和擦除，擦除可按字节进行（EPROM 光照后全部变 1）5FLASH（快擦写，或闪速存储器，Flash Memory）沿用 EPROM 的简单结构和浮栅/热电子注入编程方式，又兼备电擦除特性，可整体或分区擦写，整体擦除约 1s（EPROM 和E2PROM 需 1520min）5.3 存储器与 CPU 的连接(connection of memory to CPU)存储器通过三组总线与 CPU 连接，主要考虑：1CPU 总线负载能力2CPU 的时序与存储器存取速度之间的配合3存储器的地址分配和片选信号的选择4控制
11、信号的连接一位扩展地址线和各控制线并接，数据线分别接到 CPU 数据总线的各位二字扩展（存储器容量扩展）例：设 CPU 地址总线为 16 条，寻址能力 64KB用 4 片 2K8 芯片扩展成 8KB1线性选择法存储器片内地址线与地址总线低位连接，片外地址线直接控制各存储器的片选端芯片 A15A14A13A12A11 A10A9A0 地址范围1#2#3#4#1 0 1 1 11 1 0 1 11 1 1 0 11 1 1 1 0000 111B800BFFFD800DFFFE800EFFFF000F7FF存储器片外 存储器片内特点：电路简单，不需附加地址译码电路，但地址不连续，不能充分利用 CP
12、U 可能直接寻址的全部地址2译码选择法存储器片内地址线与地址总线低位连接，片外地址线接译码器输入端，经译码后控制各存储器的片选端3:8 译码器 74LS138（或 Intel8205,两者引脚相容）（Intel8205 控制端为 E1、E 2、E 3）芯片 A15A14A13A12A11 A10A9A0 地址范围1#2#3#4#0 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 1000 111000007FF08000FFF100017FF18001FFF未用 0010000111 20003FFF译码选择法可使芯片地址连续，充分利用 CPU 的寻址空间3复合选择法（局部译
13、码选择法）线性选择法和译码选择法结合起来，存储器片内地址线与地址总线低位连接，片外地址线分两组，一组（通常较低位）作译码选择，另一组（通常较高位）作线性选择，但这种方法可能出现地址重复5.4 8086/8088 的存储器(memory in 8086/8088 system)1在 8086CPU 的系统中对准字：一个字从偶数地址开始存放，字操作时只要一个总线周期非对准字：一个字从奇数地址开始存放，字操作时需要两个总线周期（因为这时 A0=1 未选中偶地址存储体）2在 8088CPU 的系统中3IBM PC/XT 内存储器全译码编址，RAM 区 00000HBFFFFH（768KB）（基本 RA
14、M 640KB，扩展 RAM 128KB）ROM 区 C0000HFFFFFH（256KB）（系统用 F6000HFFFFFH 40KB，BIOS 8KB，BASIC 32KB）4164 动态 RAM 为 64K1，9 片一组（8 位数据，一位奇校验）四组 256KB4164 有 8 条地址线，行列分时使用，得 16 位地址（经两个存储器地址多路器 74LS158 作 16 位 8 位变换，每个 8 入 4出） ，接到地址总线低 16 位地址总线的高位 A16A17 同时经过两个 3：8 译码器分别选通4164 的行地址和列地址译码器输出与地址多路器同步，即多路器输出低 8 位地址时，控制行地址（A 7A0）的译码器工作，选择 RAS多路器输出高 8 位地址时，控制列地址（A 15A8）的译码器工作，选择 CAS动态存储器刷新时只需各存储器行选通信号 RAS 有效ROM 区通过一个 3:8 译码器控制 8 个 32KB 共 256KB 的只读存储器本章要点：1存储器分类、RAM 组成、单双译码编址、动态存储器刷新2存储器与 CPU 连接、线性选择法、译码选择法、74LS1383对准字与非对准字
