收藏 分享(赏)

武汉纺织大学数字逻辑试卷A.doc

上传人:yjrm16270 文档编号:6792917 上传时间:2019-04-22 格式:DOC 页数:4 大小:304KB
下载 相关 举报
武汉纺织大学数字逻辑试卷A.doc_第1页
第1页 / 共4页
武汉纺织大学数字逻辑试卷A.doc_第2页
第2页 / 共4页
武汉纺织大学数字逻辑试卷A.doc_第3页
第3页 / 共4页
武汉纺织大学数字逻辑试卷A.doc_第4页
第4页 / 共4页
亲,该文档总共4页,全部预览完了,如果喜欢就下载吧!
资源描述

1、1计科 061063、06210622、网络 061062数字逻辑 2008-5-28 一、 单项选择题(本题共 10 小题,每小题 1 分,共 10 分)。1. n 个变量的最小项是(c ) 。(A)n 个变量的积项,它包含部分变量(B)n 个变量的和项,它包含全部 n 个变量(C 每个变量都以原变量或者反变量的形式出现,且仅出现一次。(D)n 个变量的和项,它不包含全部变量2. 欲对全班 53 个同学以二进制代码编码表示,最少需要二进制的位数是( b )。(A)5 (B)6 (C)10 (D)533. 一块数据选择器有三个地址输入端,则它的数据输入端应有( c ) 。(A)3 (B)6 (

2、C)8 (D)14. 或非门构成的基本 RS 触发器,输入端 SR 的约束条件是(c ) 。(A)SR=0 (B)SR=1 (C) (D) 1_RS0_RS5. 和 Mealy 型时序电路比较 Moore 型时序电路的特点是( b ) 。(A)没有输入变量(B)输出只和电路的状态有关,和输入无关(C)没有输出变量(D)输出只和输入有关,和电路状态无关6. 组合型 PLA 是由( a )构成。(A)与门阵列和或门阵列 (B)一个计数器 (C)一个或阵列 (D)一个寄存器7. 两输入与非门输出为 0 时,输入应满足( a ) 。(A)两个同时为 1 (B)两个同时为 0 (C)两个互为相反 (D)

3、两个中至少有一个为 08. 输出 的是下图中的第( d )个电路。_A(A) (B) (C) (D)9. 一个 T 触发器,在 T=1 时,来一个时钟脉冲后,则触发器( d )。(A)保持原态 (B)置 0 (C) 置 1 (D) 翻转一 二 三 四 五 六 七 八210. 十进制数 33 的余 3 码为( c ) 。(A) 00110110 (B) 110110 (C) 01100110 (D) 100100二、 填空题 在每小题的括弧中填正确答案(本题共 5 空,每空 2 分,共 10 分)。 设计同步时序逻辑电路时,若有 6 个状态,至少需要选(3 )个触发器。 357 的 8421BC

4、D 码的是( 0011010111 ) 。 目前常用的可编程逻辑器件除了 CPLD 外还有( fpga ) 。 已知 X=23/64,则 8 位X 补 = ( 0.01010111 )。 根据反演规则可知,逻辑函数 的反函数为( (a+) ) 。CBAF三、 用卡诺图化简下面函数,求出它的最简与或表达式。 (15 分)dDCBAF )15,37()14,20,98(),(四、 分析下图所示的时序逻辑电路。 (10 分)试画出各触发器 Q 端在初态为 0 条件下的波形。CP 端接左图所示波型。QQS E TC L RDQQS E TC L RDQQS E TC L RDJQQKS E TC L

5、RJQQKS E TC L RJQQKS E TC L RT T TC PC PC PC PC PC PC PC PC P( 1 )( 9 )( 8 )( 7 )( 6 )( 5 )( 4 )( 3 )( 2 )( a )( b )在图 ( a ) 触发器的 C P 端 , 输入图 ( b ) 所示信号 , 试画出各触发器 Q 端在初态为 0 及 1 两种条件下的波形 。 00QQS E TC L RDQQS E TC L RDQQS E TC L RDJQQKS E TC L RJQQKS E TC L RJQQKS E TC L RT T TC PC PC PC PC PC PC PC P

6、C P( 1 )( 9 )( 8 )( 7 )( 6 )( 5 )( 4 )( 3 )( 2 )( a )( b )在图 ( a ) 触发器的 C P 端 , 输入图 ( b ) 所示信号 , 试画出各触发器 Q 端在初态为 0 及 1 两种条件下的波形 。 00QQS E TC L RDQQS E TC L RDQQS E TC L RDJQQKS E TC L RJQQKS E TC L RJQQKS E TC L RT T TC PC PC PC PC PC PC PC PC P( 1 )( 9 )( 8 )( 7 )( 6 )( 5 )( 4 )( 3 )( 2 )( a )( b )

7、在图 ( a ) 触发器的 C P 端 , 输入图 ( b ) 所示信号 , 试画出各触发器 Q 端在初态为 0 及 1 两种条件下的波形 。 003五、 使用中规模 8 选 1 数据选择器(74LS151)实现逻辑函数。 (15 分)CDABCF74LS151 的逻辑功能示意图如图。 (图中 D0-D7为数据输入端,A、B、C 为数据选择端(A 为高位,C 为低位) ,/G 为使能端,Y、W 为输出端。 )74LS15GABD0YW12D345D67C六、 用隐含表法化简下表所示的原始状态表,并画出最简状态表。 (15 分)现态 次态/输出X=0 X=1A A/1 D/0B F/1 A/1C

8、 F/0 A/0D D/1 A/0E C/0 E/1F C/0 A/04七、 使用 ROM 实现 3 位二进制码到格雷码的转换。 (15 分)下表为 3 位二进制码到 3 位格雷码转换真值表,表中的 A2A1A0 表示二进制码,G 2G1G0 表示格雷码。用 ROM 实现该逻辑,画出 ROM 阵列图。A2 A1 A0 G2 G1 G00 0 0 0 0 00 0 1 0 0 10 1 0 0 1 10 1 1 0 1 01 0 0 1 1 01 0 1 1 1 11 1 0 1 0 11 1 1 1 0 0八、 分析以下 VHDL 语句实现的功能,要求画出引脚图并说明各引脚的功能。 (10 分

9、)library ieee;use ieee.std_logic_1164.all;entity mux is port(a, b, c, d: in std_logic_vector(3 downto 0);s: in std_logic_vector(1 downto 0);x: out std_logic_vector(3 downto 0);end mux;architecture archmux of mux isbeginmux4_1: process (a, b, c, d)beginif s = “00“ thenx = a; elsif s = “01“ thenx = b;elsif s = “10“ thenx = c;elsex = d;end if;end process mux4_1;end archmux;

展开阅读全文
相关资源
猜你喜欢
相关搜索
资源标签

当前位置:首页 > 企业管理 > 管理学资料

本站链接:文库   一言   我酷   合作


客服QQ:2549714901微博号:道客多多官方知乎号:道客多多

经营许可证编号: 粤ICP备2021046453号世界地图

道客多多©版权所有2020-2025营业执照举报