1、1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲
2、源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进
3、入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的 D 端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播
4、？这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 +
5、第二级触发器的建立时间 92 页与非门：上并下串 或非门：上串下并37：画出 NOT,NAND,NOR 的符号, 真值表,还有 transistor level（晶体管级）的电路？117 页134 页38：画出 CMOS 的图,画出 tow-to-one mux gate.(威盛 VIA 2003.11.06 上海笔试试题) ？Y=SA+SB 利用与非门和反相器，进行变换后 Y=(SA)*(SA)，三个与非门，一个反相器。也可以用传输门来实现数据选择器或者是异或门。39：用一个二选一 mux 和一个 inv 实现异或？其中:B 连接的是地址输入端，A 和 A 非连接的是数据选择端,F 对应的的
6、是输出端,使能端固定接地置零(没有画出来).Y=BA+BA利用 4 选 1 实现 F(x,y,z)=xz+yz F(x,y,z)=xyz+xyz+xyz+xyz=xy0+xyz+xyz+xy1Y=ABD0+ABD1+ABD2+ABD3所以 D0=0，D1=z，D2=z， D3=140：画出 CMOS 电路的晶体管级电路图, 实现 Y=A*B+C(D+E).(仕兰微电子)？画出 Y=A*B+C 的 CMOS 电路图，画出 Y=A*B+C*D 的 CMOS 电路图。利用与非门和或非门实现Y=A*B+C(D+E)=(AB)(CD)(CE) 三个两输入与非门，一个三输入与非门Y=A*B+C=(AB)C
7、) 一个反相器，两个两输入与非门Y=A*B+C*D=(AB)(CD) 三个两输入与非门41：用与非门等设计全加法器？（华为）数字电子技术基础192 页。 通过摩根定律化成用与非门实现。42：A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0),用与非门实现, 输入数目没有限制？（与非-与非形式）先画出卡诺图来化简，化成与或形式，再两次取反便可。43：画出一种 CMOS 的 D 锁存器的电路图和版图？也可以将右图中的与非门和反相器用 CMOS 电路画出来。44：LATCH 和 DFF 的概念和区
8、别？45：latch 与 register 的区别, 为什么现在多用 register.行为级描述中 latch 如何产生的？latch 是电平触发，register 是边沿触发，register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。46：用 D 触发器做个二分频的电路？画出逻辑电路？module div2(clk,rst,clk_out);input clk,rst;output reg clk_out;always(posedge clk)beginif(!rst)cl
9、k_out =3d6)cout Tsetup + Thold +Tdelay （用来计算最高时钟频率）Tco= Tsetup + Thold 即触发器的传输延时60、时钟周期为 T,触发器 D1 的寄存器到输出时间（触发器延时 Tco）最大为 T1max，最小为 T1min。组合逻辑电路最大延迟为 T2max,最小为 T2min。问，触发器 D2 的建立时间 T3 和保持时间应满足什么条件。T3setupT+T2max 时钟沿到来之前数据稳定的时间（越大越好），一个时钟周期 T 加上最大的逻辑延时。T3holdT1min+T2min 时钟沿到来之后数据保持的最短时间，一定要大于最小的延时也就是
10、 T1min+T2min61、给出某个一般时序电路的图，有 Tsetup，Tdelay ，Tck-q（Tco），还有 clock 的delay,写出决定最大时钟的因素，同时给出表达式。T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay; 保持时间与时钟周期无关62、实现三分频电路，3/2 分频电路等（偶数倍分频 奇数倍分频）图 2 是 3 分频电路，用 JK-FF 实现 3 分频很方便，不需要附加任何逻辑电路就能实现同步计数分频。但用 D-FF 实现 3 分频时，必须附加译码反馈电路，如图 2 所示的译码复位电路，强制计数状态返回到初始
11、全零状态，就是用 NOR 门电路把 Q2，Q1=“11B”的状态译码产生“H” 电平复位脉冲，强迫 FF1 和 FF2 同时瞬间（在下一时钟输入 Fi 的脉冲到来之前）复零，于是 Q2，Q1=“11B”状态仅瞬间作为“毛刺” 存在而不影响分频的周期，这种“毛刺”仅在 Q1 中存在，实用中可能会造成错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用 Q2 作为输出。D-FF 的 3 分频，还可以用 AND 门对 Q2，Q1 译码来实现返回复零。63、名词解释CMOS（Complementary Metal Oxide Semiconductor），互补金属氧化物半导体，电压控制的一种
12、放大器件。是组成 CMOS 数字集成电路的基本单元。MCU(Micro Controller Unit)中文名称为微控制单元，又称单片微型计算机(Single Chip Microcomputer)或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数计器和多种 I/O 接口集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。RISC（reduced instruction set computer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器，起源于 80 年代的 MIPS 主机（即 RISC 机），RISC 机中采用的微处理
13、器统称 RISC 处理器。这样一来，它能够以更快的速度执行操作（每秒执行更多百万条指令，即 MIPS）。因为计算机执行每个指令类型都需要额外的晶体管和电路元件，计算机指令集越大就会使微处理器更复杂，执行操作也会更慢。CISC 是复杂指令系统计算机（Complex Instruction Set Computer）的简称，微处理器是台式计算机系统的基本处理部件，每个微处理器的核心是运行指令的电路。指令由完成任务的多个步骤所组成，把数值传送进寄存器或进行相加运算。DSP（digital signal processor）是一种独特的微处理器，是以数字信号来处理大量信息的器件。其工作原理是接收模拟信
14、号，转换为 0 或 1 的数字信号。再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。FPGA（ FieldProgrammable Gate Array），即现场可编程门阵列，它是在PAL、GAL 、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有
15、限的缺点。ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点PCI(Peripheral Component Interconnect) 外围组件互连，一种由英特尔（Intel ）公司1991 年推出的用于定义局部总线的标准。ECC 是“Error Correcting Code”的简写，中文名称是“错误
16、检查和纠正”。ECC 是一种能够实现“错误检查和纠正”的技术，ECC 内存就是应用了这种技术的内存，一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定。DDR=Double Data Rate 双倍速率同步 动态随机存储器。严格的说 DDR 应该叫 DDR SDRAM，人们习惯称为 DDR，其中，SDRAM 是 Synchronous Dynamic Random Access Memory 的缩写，即同步动态随机存取存储器。IRQ 全称为 Interrupt Request，即是“ 中断请求”的意思（以下使用 IRQ 称呼）。IRQ 的作用就是在我们所用的电脑中，执行
17、硬件中断请求的动作，用来停止其相关硬件的工作状态USB ,是英文 Universal Serial BUS（通用串行总线）的缩写，而其中文简称为“通串线，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯。BIOS 是英文“Basic Input Output System“的缩略语，直译过来后中文名称就是“基本输入输出系统“。其实，它是一组固化到计算机内主板上一个 ROM 芯片上的程序，它保存着计算机最重要的基本输入输出的程序、系统设置信息、开机后自检程序和系统自启动程序。 其主要功能是为计算机提供最底层的、最直接的硬件设置和控制。64、三极管特性曲线65、Please show the
18、 CMOS inverter schematic, layout and its cross section with P-well process. Plot its transfer curve (Vout-Vin) and also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题 circuit design-beijing-03.11.09）66、To design a CMOS inverter with balance rise and fall
19、 time, please define the ration of channel width of PMOS and NMOS and explain? P 管要比 N 管宽67、Please draw the transistor level schematic of a CMOS 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）68、为了实现逻辑 Y=AB+
20、AB+CD，请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）69、用波形表示 D 触发器的功能。（扬智电子笔试）70、用传输门和倒向器搭一个边沿触发器（DFF）。（扬智电子笔试）通过级联两个 D 锁存器组成71、用逻辑门画出 D 触发器。（威盛 VIA 2003.11.06 上海笔试试题）电平触发的 D 触发器（D 锁存器）牢记！边沿触发的 D 触发器，有两个 D 锁存器构成72、画出 DFF 的结构图,用 verilog 实现之。（威盛）module dff(clk,d,qout);input clk,d;o
21、utput qout;reg qout;always(posedge clk)beginif(!reset)qout=4d9)count=0;elsecount=count+1;endendmodule81、描述一个交通信号灯的设计。（仕兰微电子）按照时序逻辑电路的设计方法：82、画状态机，接受 1，2 ， 5 分钱的卖报机，每份报纸 5 分钱。（扬智电子笔试）1、确定输入输出，投 1 分钱 A=1，投 2 分钱 B=1，投 5 分钱 C=1，给出报纸 Y=12、确定状态数画出状态转移图，没有投币之前的初始状态 S0，投入了 1 分硬币 S1，投入了 2 分硬币 S2，投入了 3 分硬币 S3
22、，投入了 4 分硬币 S4。3、画卡诺图或者是利用 verilog 编码83、设计一个自动售货机系统，卖 soda 水的，只能投进三种硬币，要正确的找回钱数。 （1）画出 fsm（有限状态机）；（2）用 verilog 编程，语法要符合 fpga 设计的要求。（未知）84、设计一个自动饮料售卖机，饮料 10 分钱，硬币有 5 分和 10 分两种，并考虑找零：（1）画出 fsm（有限状态机）；（2 ）用 verilog 编程，语法要符合 fpga 设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）1、输入 A=1 表示投 5 分钱，B=1 表示投 10 分钱，输出 Y=1 表示给饮
23、料，Z=1 表示找零2、确定状态数，没投币之前 S0，投入了 5 分 S185、画出可以检测 10010 串的状态图,并 verilog 实现之。（威盛）1、输入 data，1 和 0 两种情况，输出 Y=1 表示连续输入了 100102、确定状态数没输入之前 S0，输入一个 0 到了 S1,10 为 S2,010 为 S3,0010 为 S486、用 FSM 实现 101101 的序列检测模块。（南山之桥）a 为输入端，b 为输出端，如果 a 连续输入为 101101 则 b 输出为 1，否则为 0。例如 a： 0001100110110110100110b： 000000000010010
24、0000000 请画出 state machine；请用 RTL 描述其 state machine。（未知）确定状态数，没有输入或输入 0 为 S0，1 为 S1，01 为 S2,101 为 S3,1101 为 S4，01101为 S5。知道了输入输出和状态转移的关系很容易写出状态机的 verilog 代码，一般采用两段式状态机87、给出单管 DRAM 的原理图88、什么叫做 OTP 片(OTP（一次性可编程）) 、掩膜片，两者的区别何在？（仕兰微面试题目）OTP 与掩膜 OTP 是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期，而
25、OTP 型单片机价格不断下降，使得近年来直接使用 OTP 完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP 型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在系统编程技术(In System Programming)。未编程的 OTP 芯片可采用裸片 Bonding 技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写 OTP 芯片时容易出现的芯片与写入器接触不好的问题。使OTP 的裸片得以广泛使用，降低了产品的成本。编程线与 I/O 线共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有
26、掩膜型，全部为有 ISP 功能的 OTP。89、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）90、描述你对集成电路设计流程的认识。（仕兰微面试题目）制定规格书-任务划分-设计输入-功能仿真- 综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测试验证91、描述你对集成电路工艺的认识。（仕兰微面试题目）工艺分类：TTL，CMOS 两种比较流行， TTL 速度快功耗高， CMOS 速度慢功耗低。集成电路的工艺主要是指 CMOS 电路的制造工艺，主要分为以下几个步骤：衬底准备-氧化、光刻-扩散和离子注入-淀积-刻蚀- 平面化。92、简述 FPGA 等可编程逻辑器件设计流程。（仕兰微
27、面试题目）通常可将 FPGA/CPLD 设计流程归纳为以下 7 个步骤，这与 ASIC 设计有相似之处。1.设计输入。Verilog 或 VHDL 编写代码。2.前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI 设计中，这一步骤称为第一次 Sign-off）PLD 设计中，有时跳过这一步。 3.设计编译（综合）。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表) 转化为软件可识别的某种数据格式(网表) 。4.优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综合结果代替一些复杂的单元
28、，并与指定的库映射生成新的网表，这是减小电路规模的一条必由之路。 5.布局布线。6.后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI 设计中，这一步骤称为第二次 Signoff）。 7.生产。布线和后仿真完成之后，就可以开始 ASCI 或 PLD 芯片的投产93、分别写出 IC 设计前端到后端的流程和 eda 工具。（未知）逻辑设计-子功能分解- 详细时序框图- 分块逻辑仿真-电路设计(RTL 级描述)- 功能仿真-综合( 加时序约束和设计库)- 电路网表- 网表仿真)-预布局布线(SDF 文件)-网表仿真(带延时文件)- 静态时序分析 -布局布线-参数提取-
29、SDF 文件- 后仿真- 静态时序分析-测试向量生成-工艺设计与生产- 芯片测试- 芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去 foundry 厂流片。设计公司是 fabless数字 IC 设计流程（zz） 1.需求分析(制定规格书)。分析用户或市场的需求，并将其翻译成对芯片产品的技术需求。 2.算法设计。设计和优化芯片钟所使用的算法。这一阶段一般使用高级编程语言（如C/C+），利用算法级建模和仿真工具（如 MATLAB，SPW）进行浮点和定点的仿真，进而对算法进行评估和优化。3.构架设计。根据
30、设计的功能需求和算法分析的结果，设计芯片的构架，并对不同的方案进行比较，选择性能价格最优的方案。这一阶段可以使用 SystemC 语言对芯片构架进行模拟和分析。4.RTL 设计（代码输入）。使用 HDL 语言完成对设计实体的 RTL 级描述。这一阶段使用VHDL 和 Verilog HDL 语言的输入工具编写代码。5. RTL 验证（功能仿真）。使用仿真工具或其他 RTL 代码分析工具，验证 RTL 代码的质量和性能。6.综合。从 RTL 代码生成描述实际电路的门级网表文件。7.门级验证（综合后仿真）。对综合产生的门级网表进行验证。这一阶段通常会使用仿真、静态时序分析和形式验证等工具。8. 布
31、局布线。后端设计对综合产生的门级网表进行布局规划（Floorplanning）、布局（Placement）、布线（Routing ），生成生产用的版图。9.电路参数提取确定芯片中互连线的寄生参数，从而获得门级的延时信息。10.版图后验证。根据后端设计后取得的新的延时信息，再次验证设计是否能够实现所有的功能和性能指标。11.芯片生产。生产在特定的芯片工艺线上制造出芯片。12. 芯片测试。对制造好的芯片进行测试，检测生产中产生的缺陷和问题。数字 IC 后端设计流程 1. 数据准备。对于 Cadance 的 SE 而言后端设计所需的数据主要有是 Foundry 厂提供的标准单元、宏单元和 I/O P
32、ad 的库文件,它包括物理库、时序库及网表库 ,分别以.lef、.tlf 和.v 的形式给出。前端的芯片设计经过综合后生成的门级网表,具有时序约束和时钟定义的脚本文件和由此产生的.gcf 约束文件以及定义电源 Pad 的 DEF（Design Exchange Format）文件。(对synopsys 的 Astro 而言, 经过综合后生成的门级网表 ,时序约束文件 SDC 是一样的,Pad 的定义文件-tdf , .tf 文件 -technology file, Foundry 厂提供的标准单元、宏单元和 I/O Pad 的库文件 就与 FRAM, CELL view, LM view 形式
33、给出(Milkway 参考库 and DB, LIB file)2.布局规划。主要是标准单元、I/O Pad 和宏单元的布局。I/O Pad 预先给出了位置, 而宏单元则根据时序要求进行摆放,标准单元则是给出了一定的区域由工具自动摆放。布局规划后, 芯片的大小,Core 的面积,Row 的形式、电源及地线的 Ring 和 Strip 都确定下来了。如果必要在自动放置标准单元和宏单元之后, 你可以先做一次 PNA(power network analysis）-IR drop and EM .3. Placement -自动放置标准单元。布局规划后,宏单元、I/O Pad 的位置和放置标准单元的
34、区域都已确定,这些信息 SE（Silicon Ensemble）会通过 DEF 文件传递给 PC(Physical Compiler),PC 根据由综合给出的.DB 文件获得网表和时序约束信息进行自动放置标准单元, 同时进行时序检查和单元放置优化。如果你用的是 PC +Astro 那你可用 write_milkway, read_milkway 传递数据。4. 时钟树生成(CTS Clock tree synthesis)。芯片中的时钟网络要驱动电路中所有的时序单元 ,所以时钟源端门单元带载很多,其负载延时很大并且不平衡,需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树。一
35、般要反复几次才可以做出一个比较理想的时钟树。5. STA 静态时序分析和后仿真。时钟树插入后,每个单元的位置都确定下来了,工具可以提出Global Route 形式的连线寄生参数,此时对延时参数的提取就比较准确了。SE 把.V 和.SDF 文件传递给 PrimeTime 做静态时序分析。确认没有时序违规后,将这来两个文件传递给前端人员做后仿真。对 Astro 而言,在 detail routing 之后, 用 starRC XT 参数提取, 生成的 E.V 和.SDF文件传递给 PrimeTime 做静态时序分析 ,那将会更准确。6. ECO(Engineering Change Order)
36、。针对静态时序分析和后仿真中出现的问题,对电路和单元布局进行小范围的改动.7. filler 的插入(pad fliier, cell filler)。Filler 指的是标准单元库和 I/O Pad 库中定义的与逻辑无关的填充物,用来填充标准单元和标准单元之间,I/O Pad 和 I/O Pad 之间的间隙, 它主要是把扩散层连接起来,满足 DRC 规则和设计需要。8.布线(Routing)。Global route- Track assign -Detail routingRouting optimization 布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性
37、能约束的条件下,根据电路的连接关系将各单元和 I/O Pad 用互连线连接起来, 这些是在时序驱动(Timing driven ) 的条件下进行的,保证关键时序路径上的连线长度能够最小。-Timing report clear9. Dummy Metal 的增加。Foundry 厂都有对金属密度的规定,使其金属密度不要低于一定的值,以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入Dummy Metal 是为了增加金属的密度。10. DRC 和 LVS。DRC 是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width),它也包括天线效应的检查,以确保
38、芯片正常流片。LVS 主要是将版图和电路网表进行比较 ,来保证流片出来的版图电路和实际需要的电路一致。DRC 和 LVS 的检查-EDA 工具 Synopsy hercules/ mentor calibre/ CDN Dracula 进行的.Astro also include LVS/DRC check commands.11. Tape out。在所有检查和验证都正确无误的情况下把最后的版图 GDS文件传递给Foundry 厂进行掩膜制造94、从 RTL synthesis 到 tape out 之间的设计 flow,并列出其中各步使用的 tool.综合-布局布线-时序仿真- 时序分析简
39、单说来，一颗芯片的诞生可以分成设计和制造。当设计结束的时候，设计方会把设计数据送给制造方。tapeout 是集成电路设计中一个重要的阶段性成果，是值得庆祝的。庆祝之后，就是等待，等待制造完的芯片回来做检测，看是不是符合设计要求，是否有什么严重的问题等等。In electronics, tape-out is the name of the final stage of the design of an integrated circuit such as a microprocessor; the point at which the description of a circuit is s
40、ent for manufacture.95、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微面试题目）自动布局布线其基本流程如下：1、读入网表，跟 foundry 提供的标准单元库和 Pad 库以及宏模块库进行映射；2、整体布局，规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息；3、读入时序约束文件，设置好 timing setup 菜单，为后面进行时序驱动的布局布线做准备；4、详细布局，力求使后面布线能顺利满足布线布通率 100%的要求和时序的要求；5、时钟树综合，为了降低 clock skew 而产生由许多 buffer 单元组成的“时钟树”；
41、6、布线，先对电源线和时钟信号布线，然后对信号线布线，目标是最大程度地满足时序；7、为满足 design rule 从而 foundry 能成功制造出该芯片而做的修补工作，如填充一些dummy 等。常用的工具有 Synopsys 的 ASTRO，Cadence 的 SE，ISE，Quartus II 也可实现布局布线。96、列举几种集成电路典型工艺。工艺上常提到 0.25,0.18 指的是什么？（仕兰微面试题目）典型工艺：氧化，离子注入，光刻，刻蚀，扩散，淀积。/0.13,90,65制造工艺：我们经常说的 0.18 微米、0.13 微米制程，就是指制造工艺了。制造工艺直接关系到 cpu 的电气
42、性能。而 0.18 微米、0.13 微米这个尺度就是指的是 cpu 核心中线路的宽度。线宽越小，cpu 的功耗和发热量就越低，并可以工作在更高的频率上了。所以以前0.18 微米的 cpu 最高的频率比较低，用 0.13 微米制造工艺的 cpu 会比 0.18 微米的制造工艺的发热量低都是这个道理了。97、请描述一下国内的工艺现状。（仕兰微面试题目）98、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）根据掺入的杂质不同，杂质半导体可以分为 N 型和 P 型两大类。 N 型半导体中掺入的杂质为磷等五价元素，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子很容易摆脱磷原子核的束缚
43、而成为自由电子，于是半导体中的自由电子数目大量增加，自由电子成为多数载流子，空穴则成为少数载流子。P 型半导体中掺入的杂质为硼或其他三价元素，硼原子在取代原晶体结构中的原子并构成共价键时，将因缺少一个价电子而形成一个空穴，于是半导体中的空穴数目大量增加，空穴成为多数载流子，而自由电子则成为少数载流子。99、描述 CMOS 电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）闩 锁 效 应 是 CMOS 工 艺 所 特 有 的 寄 生 效 应 ， 严 重 会 导 致 电 路 的 失 效 ， 甚 至 烧 毁 芯 片 。闩 锁 效 应 是 由 NMOS 的 有 源 区 、 P 衬 底 、 N 阱
44、 、 PMOS 的 有 源 区 构 成 的 n-p-n-p 结 构 产生 的 ， 当 其 中 一 个 三 极 管 正 偏 时 ， 就 会 构 成 正 反 馈 形 成 闩 锁 。 避 免 闩 锁 的 方 法 就 是 要 减小 衬 底 和 N 阱 的 寄 生 电 阻 ， 使 寄 生 的 三 极 管 不 会 处 于 正 偏 状 态 。 静 电 是 一 种 看 不 见 的破 坏 力 ， 会 对 电 子 元 器 件 产 生 影 响 。 ESD 和 相 关 的 电 压 瞬 变 都 会 引 起 闩 锁 效 应 （ latch-up） 是 半 导 体 器 件 失 效 的 主 要 原 因 之 一 。 如 果 有
45、 一 个 强 电 场 施 加 在 器 件 结 构 中 的 氧 化 物薄 膜 上 ， 则 该 氧 化 物 薄 膜 就 会 因 介 质 击 穿 而 损 坏 。 很 细 的 金 属 化 迹 线 会 由 于 大 电 流 而 损坏 ， 并 会 由 于 浪 涌 电 流 造 成 的 过 热 而 形 成 开 路 。 这 就 是 所 谓 的 “闩 锁 效 应 ”。 在 闩 锁 情 况下 ， 器 件 在 电 源 与 地 之 间 形 成 短 路 ， 造 成 大 电 流 、 EOS（ 电 过 载 ） 和 器 件 损 坏 。100、解释 latch-up 现象和 Antenna effect 及其预防措施.（科广试题）
46、在 芯 片 生 产 过 程 中 ， 暴 露 的 金 属 线 或 者 多 晶 硅 (polysilicon)等 导 体 ， 就 象 是 一 根 根 天线 ， 会 收 集 电 荷 （ 如 等 离 子 刻 蚀 产 生 的 带 电 粒 子 ） 导 致 电 位 升 高 。 天 线 越 长 ， 收 集 的 电荷 也 就 越 多 ， 电 压 就 越 高 。 若 这 片 导 体 碰 巧 只 接 了 MOS 的 栅 ， 那 么 高 电 压 就 可 能 把 薄栅 氧 化 层 击 穿 ， 使 电 路 失 效 ， 这 种 现 象 我 们 称 之 为 “天 线 效 应 ”。 随 着 工 艺 技 术 的 发 展 ，栅 的 尺 寸 越 来 越 小 ， 金 属 的 层 数 越 来 越 多 ， 发 生 天 线 效 应 的 可 能 性 就 越 大
