1、 Hi3520D/Hi3515A 硬件设计 用户指南 文档版本 01 发布日期 2013-05-21 版权所有 深圳市海思半导体有限公司2013。保留一切权利。 非经本公司书面许可，任何单位和个人不得擅自摘抄、复制本文档内容的部分或全部，并不得以任何形式传播。 商标声明 、 、海思和其他海思商标均为深圳市海思半导体有限公司的商标。 本文档提及的其他所有商标或注册商标，由各自的所有人拥有。 注意 您购买的产品、服务或特性等应受海思公司商业合同和条款的约束，本文档中描述的全部或部分产品、服务或特性可能不在您的购买或使用范围之内。除非合同另有约定，海思公司对本文档内容不做任何明示或默示的声明或保证。
2、 由于产品版本升级或其他原因，本文档内容会不定期进行更新。除非另有约定，本文档仅作为使用指导，本文档中的所有陈述、信息和建议不构成任何明示或暗示的担保。 深圳市海思半导体有限公司 地址： 深圳市龙岗区坂田华为基地华为电气生产中心 邮编： 518129 网址： http:/ 客户服务电话： +86-755-28788858 客户服务传真： +86-755-28357515 客户服务邮箱： Hi3520D/Hi3515A 硬件设计 用户指南 前 言文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司iii前 言 概述 本文档主要介绍 Hi3520D/H
3、i3515A 芯片方案的硬件原理图设计、 PCB 设计、单板热设计建议等。 本文档提供 Hi3520D/Hi3515A 芯片的硬件设计方法。 产品版本 与本文档相对应的产品版本如下。 产品名称 产品版本 Hi3520D V100Hi3515A V100 读者对象 本文档（本指南）主要适用于以下工程师： z 技术支持工程师 z 单板硬件开发工程师 修订记录 修订记录累积了每次文档更新的说明。最新版本的文档包含以前所有文档版本的更新内容。 Hi3520D/Hi3515A 硬件设计 用户指南 前 言文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司iv修
4、订日期 版本 修订说明 2013-05-21 01 第 1 章 原理图设计建议 新增 1.2.2 RTC 模块设计。 1.1.5 电源设计建议中，注意事项有更新。 1.2.12 VI 接口设计中新增“ BT.656 信号与Hi3520D/Hi3515A 对接的要求”。 第 2 章 PCB 设计建议 2.1.1 阻抗控制中新增 Hi3520D DMEB 单板实际测试阻抗。 第 3 章 单板热设计建议 新增 Hi3520D 热设计方案。 2013-04-03 00B03 第 1 章 原理图设计建议 表 1-3 中，增加 JTAG_SEL 信号及描述。 更新图 1-5。 1.2.10 模拟 DAC
5、接口设计，修改部分描述。 1.2.11 VI 接口设计，增加 Hi3515A 的描述。 第 3 章 单板热设计建议 3.2 散热设计参考中，删除原 Hi3520D 的散热解决方案。2013-02-07 00B02 第二次版本发布。 2013-01-15 00B01 初稿。 Hi3520D/Hi3515A 硬件设计 用户指南 目 录文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司v目 录 前 言 iii 1 原理图设计建议 1 1.1 小系统外部电路要求 . 1 1.1.1 Clocking 电路 . 1 1.1.2 复位和 Watchdog 电路
6、 2 1.1.3 JTAG Debug 接口 3 1.1.4 Hi3520D 硬件初始化系统配置电路 . 4 1.1.5 电源设计建议 5 1.2 Hi3520D 接口电路设计 6 1.2.1 DDR2/3 接口 6 1.2.2 RTC 模块设计 12 1.2.3 USB2.0 Host 接口 12 1.2.4 内置 FE PHY 接口设计 12 1.2.5 RMII 接口设计 . 13 1.2.6 FLASH 接口设计 . 13 1.2.7 SATA 接口设计 14 1.2.8 SPI 控制接口设计 14 1.2.9 音频接口设计 14 1.2.10 HDMI 输出接口设计 . 15 1.2
7、.11 模拟 DAC 接口设计 . 15 1.2.12 VI 接口设计 . 16 1.3 特殊管脚说明 . 17 1.3.1 能耐压 5V 的管脚 . 17 1.3.2 不能作为 GPIO 使用的管脚 17 1.3.3 设计中未使用模块和管脚处理 18 2 PCB 设计建议 20 2.1 二层板 PCB 设计要求 . 20 2.1.1 阻抗控制 . 20 2.1.2 信号完整性 . 23 2.2 电源与滤波电容设计建议 . 24 Hi3520D/Hi3515A 硬件设计 用户指南 目 录文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司vi2.2.
8、1 Core 电源设计 24 2.2.2 DDR 1V5 电源设计 . 25 2.2.3 IO3V3 电源设计 27 2.3 DDR2/3 SDRAM 接口 29 2.4 网口布线设计要求 . 29 2.4.1 外置 RMII 布线要求 . 29 2.4.2 内置 FE PHY 布线要求 30 2.5 USB 接口电路设计要求 . 30 2.6 SATA 接口走线设计要求 . 30 2.7 HDMI 接口走线设计要求 30 2.8 VI 接口走线设计要求 . 31 2.9 VDAC 接口走线设计要求 31 2.10 PCB 信号完整性仿真设计建议 . 31 3 单板热设计建议 32 3.2 散
9、热设计参考 . 32 3.3 电路热设计参考 . 33 3.3.1 原理图 . 33 3.3.2 PCB . 34 Hi3520D/Hi3515A 硬件设计 用户指南 插图目录文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司vii插图目录 图 1-1 系统推荐晶振连接方式及器件参数 1 图 1-2 RTC 推荐晶振连接方式及器件参数 2 图 1-3 复位和 Watchdog 典型设计电路 3 图 1-4 JTAG 连接方式及标准连接器管脚定义 4 图 1-5 硬件初始化配置 . 5 图 1-6 电源上电顺序图 . 6 图 1-7 Hi3520D
10、与 DDR3 的拓扑结构图 7 图 1-8 DDR3 电源分压网络参考设计图 . 8 图 1-9 CLK 终端跨接匹配方式 9 图 1-10 地址控制线连接示意图 10 图 1-11 DDR_CS_N 连接示意图 11 图 1-12 DDR_RESET_N 连接示意图 11 图 1-13 内置 PHY 在单板上的电路 13 图 1-14 对讲应用 Hi3520D 主模式连接方式 . 14 图 1-15 对讲应用 Hi3520D 从模式连接方式 . 15 图 2-1 100 差分线阻抗控制 21 图 2-2 90 差分线阻抗控制 21 图 2-3 单端信号单边包地走线阻抗控制 22 图 2-4
11、单端信号两边包地走线阻抗控制 22 图 2-5 单端信号两边走信号线阻抗控制 23 图 2-6 主芯片背面 GND 连通性示意图 . 23 图 2-7 Core 电源电容数量与类型示意图 24 图 2-8 Core 电源 PCB 设计示意图 25 图 2-9 1V5 电源电容数量与类型示意图 . 26 图 2-10 1V5 电源 PCB 设计示意图 . 27 Hi3520D/Hi3515A 硬件设计 用户指南 插图目录文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司viii图 2-11 IO3V3 电源电容数量与类型示意图 . 28 图 2-12
12、 IO3V3 电源 PCB 设计示意图 . 29 图 3-1 散热器组示意图 . 33 Hi3520D/Hi3515A 硬件设计 用户指南 表格目录文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司ix表格目录 表 1-1 JTAG Debug 接口信号 3 表 1-2 TEST_MODE 模式说明 4 表 1-3 信号描述 . 5 表 1-4 可对接 AD 管脚顺序 16 表 1-5 5V 耐压管脚 . 17 表 1-6 不能作为 GPIO 使用的管脚 17 表 1-7 未使用模块处理 . 18 Hi3520D/Hi3515A 硬件设计 用户指南
13、 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司11 原理图设计建议 本文档适用于 Hi3520D 和 Hi3515A，如果没有特殊说明，均以 Hi3520D 为例进行说明。 1.1 小系统外部电路要求 1.1.1 Clocking电路 通过芯片内部的反馈电路与外部的 24MHz 晶体振荡电路一起构成系统时钟电路。 推荐晶振连接方式及器件参数如 图 1-1 所示。 选用的电容需要跟晶振的负载电容匹配，材质建议采用 NPO。 图1-1 系统推荐晶振连接方式及器件参数 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图
14、设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司2另外， Hi3520D 还集成了内置 RTC，单板需要给 RTC 提供时钟电路，推荐晶振连接方式及器件参数如 图 1-2 所示。 图1-2 RTC推荐晶振连接方式及器件参数 1.1.2 复位和Watchdog电路 Hi3520D 的 RSTN 管脚为复位信号输入管脚，要求的复位有效信号为低电平脉冲，一般复位脉冲宽度为 100ms 300ms。 板级设计时，为了系统稳定，建议采用专用的复位芯片产生复位信号，复位 Hi3520D系统异常时， Hi3520D 可以通过 WDG_RSTN 管脚产生
15、低电平，因此可以把 WDGRST管脚连接到系统复位芯片的输入上来复位整个系统。 需要注意的是， WDG_RSTN 管脚为 OD 输出，必须外置上拉电阻，并且 WDG_RSTN引脚不能和 RSTN 引脚直连。 复位和 Watchdog 典型设计电路如 图 1-3 所示。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司3图1-3 复位和Watchdog典型设计电路 1.1.3 JTAG Debug接口 Hi3520D JTAG 接口符合 IEEE1149.1 标准。 PC 可通过
16、此接口连接 Realview-ICE 仿真器。 JTAG Debug 接口信号描述如 表 1-1 所示。 表1-1 JTAG Debug接口信号 信号名 信号描述 TCK JTAG 时钟输入，芯片内部下拉。要求单板下拉。 TDI JTAG 数据输入，芯片内部上拉。要求单板上拉。 TMS JTAG 模式选择输入，芯片内部上拉。要求单板上拉。 TRSTN JTAG 复位输入，芯片内部下拉。正常工作要求单板下拉。 TDO JTAG 数据输出。要求单板上拉。 芯片外部上拉电阻、芯片外部下拉电阻的阻值请参见 图 1-4。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 0
17、1 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司4图1-4 JTAG连接方式及标准连接器管脚定义 Hi3520D 的 JTAG 功能管脚可以复用为 GPIO 使用，通过 JATG_EN 来配置选择。 Hi3520D 可以通过 TEST_MODE 管脚选择正常和测试两种工作模式，正常工作模式采用 10K 电阻下拉，具体说明如 表 1-2 所示。 EFUSE 管脚必须下拉 10K 电阻到 GND。 表1-2 TEST_MODE模式说明 TEST_MODE 模式说明 0 Hi3520D 正常工作模式。 1 Hi3520D 处于测试模式。 1.1.4 Hi3520D
18、硬件初始化系统配置电路 Hi3520D 内部集成 A9 CPU，支持 SPI Flash、 Bootrom 两种启动模式。 Hi3520D 可以兼容多种 SPI flash，通过 SFC_ADDR_MODE 来选择不同的地址模式。 Hi3520D 的 JTAG 功能管脚跟 GPIO 复用，可以通过 JTAG_EN 管脚来选择这些管脚的复用关系。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司5硬件配置信号描述如下 表 1-3 所示。 表1-3 信号描述 信号名 方向 说明 B
19、OOT_SEL I BOOT_SEL 选择。 0： SPI FLASH 1： BOOTROM SFC_ADDR_MODE I SFC_ADDR_MODE 选择。 0： 3 Byte mode 1： 4 Byte mode JTAG_EN I JTAG_EN 选择。 0： Disable JTAG 1： Enable JTAG JTAG_SEL I JTAG_SEL 选择。 0： A9 1： SATA 在 Hi3520D 硬件初始化的过程中需要根据不同的需求对以上的参数进行配置。单板上通过上、下拉电阻实现，如 图 1-5 所示。 图1-5 硬件初始化配置 1.1.5 电源设计建议 Hi3520D
20、 芯片电源设计参数请参见 Hi3520D Hi3515A H.264 编解码处理器用户指南 2.6 节电性能参数。 Hi3520D 单板设计时，需要注意以下几点： Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司6z CORE 电源（管脚名 DVDD12） ：连接数字 1.25V 电源。 DVDD12 的设计，要求选择 2A 供电能力的 DC-DC。 z IO 电源（管脚名 DVDD33） ：连接数字 3.3V 电源。 z DDR 电源（管脚名 VCC15） ：连接数字 1.5
21、V 或者 1.8V（ DDR3/DDR2）电源。要求与所有对接的 DDR 颗粒采用同一电源设计。 z 电源上电顺序：上电瞬间高电平始终高于低电平，即 3.3V 先稳定， 1.5V/1.8V 次之， 1.25V 最后稳定。具体如 图 1-6。 图1-6 电源上电顺序图 3.3V1.5V/1.8V1.25VT1T2T3上电顺序其中， 0 T1 100ms， T2 0， T3 0。要求高电平电压始终比低电平电压要高。 z 要求 PLL 的电源管脚（ AVDD12_PLL、 AVDD33_PLL）与芯片 1.25V 和 3.3V 电源用磁珠进行隔离，磁珠规格为 1000R100M，具体电路设计请参考H
22、i3520DDMEB 板原理图。 z 各模块电源的要求请参考芯片手册中的 2.6 电性能参数章节，保证电源输出电压加上纹波噪声仍然满足芯片的需求。 1.2 Hi3520D接口电路设计 1.2.1 DDR2/3接口 1.2.1.1 接口介绍 Hi3520D DDR 接口支持 DDR2，接口电平标准为 SSTL-18，也支持 DDR3 标准接口，接口电平标准为 SSTL-15。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司7Hi3520D DDRC 有如下特点： z 提供 1
23、个 DDRC 接口；没有片选信号，支持数据总线位宽为 16bit、地址总线位宽最大为 15bit。 z DDR2 时， DDRC 接口支持：单片主流 16bit DDR2 器件最大容量 1Gb=128MB；总线频率： 400MHz 533MHz。 z DDR3 时， DDRC 接口支持：单片主流 16bit DDR3 器件最大容量 4Gb =512MB；总线频率： 533MHz 660MHz； 1.2.1.2 电路设计建议 DDR拓扑结构 Hi3520D 典型外接 DDR3 SDRAM 拓扑结构如 图 1-7 所示。具体的 DDR 原理设计可以参考 Hi3520DDMEB 原理图文件。 图1-
24、7 Hi3520D与DDR3的拓扑结构图 DDR_CLK1_PDDR_CLK1_NDDR_DQ15:0DDR_DQS1:0DDR_DM1:0DDR_CKEDDR_RAS_NDDR_CAS_NDDR_WE_NDDR_ODTDDR_BA2:0DDR_A14:0DDR_RESET_NDDRC(CKE、 /RAS、 /CAS、/WE、 BA、 Ax、 ODT、 /RESET)Hi3520DCKCK#DQ15:0DQS1:0DM1:0 DDR3 SDRAMDDR电源设计 Hi3520D DDRC 及接口符合 DDR3 SSTL-15/SSTL-18 电平标准，电源需要 1.5V/1.8V，参考电压 Vr
25、ef 需要 0.75V/0.9V。必须把 Hi3520D 的 1.5V/1.8V 电源与 DDR 颗粒的1.5V/1.8V 电源统一。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司8要求单板上采用单独的供电芯片给 DDR3/DDR2 颗粒和 Hi3520D DDRC 1.5V/1.8V 电源管脚供电。通过 1k 电阻（精度 1%）分压提供 0.75V/0.9V 的 Vref 电压给DDR3/DDR2 颗粒和参考电源管脚 Vref 供电，每个电源管脚和参考电源管脚旁边放 1个
26、 0.1uF 的去耦电容， VREFDQ 和 VREFCA 需要分开单独供电。 DDR3 电源分压网络参考设计如 图 1-8 所示。 DDR2 电源分压网络设计和 图 1-8 类似，只是电源电压变为 1.8V。 图1-8 DDR3电源分压网络参考设计图 1.2.1.3 匹配方式设计建议 DQ、DQS双向信号 Hi3520D DDR 应用中 DQ、 DQS_P/DQS_N 信号都是点对点拓扑，信号直连。 差分时钟 Hi3520D DDR 应用中差分时钟 DDR_CLK_N、 DDR_CLK_P 信号都是点对点拓扑： 外接 DDR3 时：差分线之间采用终端跨接匹配方式，具体的匹配方式如 图 1-9
27、 所示，其中 120 欧姆的跨接电阻要求 1%的精度。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司9图1-9 CLK终端跨接匹配方式 地址信号、控制信号 DDR3 和 DDR2 的地址和控制信号都是点对点拓扑，与 DDR 颗粒之间需要增加 51 欧姆串阻，如 图 1-10 所示。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司10图1-10 地址控制线连
28、接示意图 z Hi3520D 没有 DDR_CS_N 管脚， DDR 颗粒端的 /CS 管脚直接 10K 电阻下拉到GND。如 图 1-11 所示。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司11图1-11 DDR_CS_N连接示意图 z DDR_CKE 管脚要求下拉 10K 电阻到 GND。 z DDR_RESET_N 要求上拉 10K 到 1V5，并对地增加一个 1nF 的电容。如 图 1-12 所示。 图1-12 DDR_RESET_N连接示意图 数据掩码信号 Hi
29、3520D DDR3 和 DDR2 应用中 DM 信号都是点对点拓扑，信号直连。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司12DDR颗粒外部电阻选择 对于 DDR3 来说， DDR 颗粒的外部电阻（ ZQ）选择 240。 1.2.2 RTC模块设计 Hi3520D 支持内置 RTC，同时也支持通过 I2C 总线外扩外置 RTC 模块。 Hi3520D 的内置 RTC 模块，上电时实际测试精度约 3-10s/天，下电时实测精度约 2s/天。但由于晶体个体差异，在客户单板上
30、实测精度会有浮动。 对计时精度有严格要求的客户，建议使用外置 RTC。 1.2.3 USB2.0 Host接口 1.2.3.1 接口介绍 Hi3520D USB2.0 Host 支持 USB2.0 协议，支持低速、高速和全速模式。 USB2.0 Host模块在 Hi3520D 内是独立的模块，可以选择使用，不发送接收数据时，可以关闭此模块，以降低芯片功耗。 1.2.3.2 USB电路设计建议 USB电源设计建议 模拟电源 AVDD33_USB 要求与数字电源采用磁珠隔离，并在芯片邻近管脚摆放滤波电容。 USB保护电路设计建议 为了满足 ESD 保护等要求，在电路设计时需要考虑在 USB 电路上
31、设计保护电路。为了避免保护器件对 USB 走线信号造成影响，并能够达到良好的保护效果，建议 PCB设计时采用如下原则： z 保护器件要求紧靠 USB 连接器端口放置。 z 建议 USB2.0 高速端口保护器件的寄生电容小于 1pF，响应时间小于 1ns。 1.2.4 内置FE PHY接口设计 Hi3520D 内置集成百兆以太网 PHY，单板上需要给内置 PHY 提供 AVDD33_FE 以及AVDD12_FE 电源。两路模拟电源要求采用磁珠与数字电源隔离，并在芯片邻近管脚摆放滤波电容。 由于芯片集成内置 PHY，单板务必做好 ESD 和浪涌防护措施。避免来自网线上的静电和雷击，直接将主芯片打坏
32、。 外置配置管脚 ETH_RSET 需要接 2.49K 1%精度电阻到 GND。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司13内置 PHY 在单板上的电路如 图 1-13 所示，详细的请参考 Hi3520DDMEB 原理图。 图1-13 内置PHY在单板上的电路 1.2.5 RMII接口设计 Hi3520D 还支持 1 路 RMII 接口，可以对接外置网口 PHY 芯片。 Hi3520D 只支持 1 路 ETH，也就是说当采用内置 PHY 的时候， RMII 对接外置
33、PHY 将不可用；反之当采用外置 RMII 对接外置 PHY 时，内置的 PHY 将不可用，通过软件配置来切换。 1.2.6 FLASH接口设计 Hi3520D 支持 SPI Nor Flash。 SFC（ SPI Nor Flash Controller）有两个 CS 信号，用于兼容两个 CS 引脚的器件或者两个 Flash 器件的应用。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司14如果 Hi3520D 选择从 SPI Nor Flash 进行 boot，该 SPI
34、Nor Flash 的片选需要接到Hi3520D 的 SFC_CS1N。 1.2.7 SATA接口设计 Hi3520D 提供了 2 个 SATA 接口，每个 SATA 口均支持 PM 功能，也支持 eSATA 功能，支持时钟门控，在不使用的情况下，可以进行 Power Down 控制降低功耗； z SATA 接口的 AVDD12_SATA 与 AVDD33_SATA 电源需要与系统 1.25V、 3.3V 电源用磁珠隔离，并在靠近芯片管脚端需要有滤波电容； z SATA 接口的 Rx、 Tx 差分信号上串接的 10nf 陶瓷贴片电容应靠近 SATA 插座，材质要求必须为 X7R； z SATA
35、 差分走线需要做 100 欧姆阻抗控制，走线长度要求不超过 3inch。 1.2.8 SPI控制接口设计 Hi3520D 提供一个 SPI 的时钟信号、数据输入、数据输出管脚各一个，外加 2 个片选信号，主要用于对接具有 SPI 控制接口的外设； SPI_CLK 最高时钟频率可达 40MHz。 z 对于单负载情况， SPI_CLK 要求在源端串接 33 电阻；两根数据线直连； z 多负载情况时， SPI_CLK 建议采用菊花链的连接方式；但在设定 SPI_CLK 工作频率时，需要考虑走线延迟以及信号经过器件时的延迟，走线延迟的时间参数，1000mil 走线的延迟时间，参考值为 180ps。 1
36、.2.9 音频接口设计 Hi3520D 提供 2 组 I2S 音频信号接口；一组输入，一组输出，同时还提供一个 MCLK信号。当需要把 2 组 I2S 合并成一组输入输出做对讲应用时，请特别注意主模式和从模式不同的连接方式，如 图 1-14 和 图 1-15 所示。特别是从模式下， BCLK 和 WCLK需要同时连接到 2 组 I2S 信号上。 图1-14 对讲应用Hi3520D主模式连接方式 AIO_SD_TXAIO_BCLK_TXAIO_WS_TXAIO_MCLKAIO_SD_RXAIO_BCLK_RXAIO_WS_RXDOUTDINMCLKBCLKWCLK主模式Hi3520D/Hi351
37、5A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司15图1-15 对讲应用Hi3520D从模式连接方式 AIO_SD_TXAIO_BCLK_TXAIO_WS_TXAIO_MCLKAIO_SD_RXAIO_BCLK_RXAIO_WS_RXDOUTDINMCLKBCLKWCLK从模式Hi3520DAIC311.2.10 HDMI输出接口设计 Hi3520D 自身内置了一个 HDMI PHY，能直接输出 HDMI 信号。 z 给 HDMI 接口模块供电的 1.25V，需要与系统 1.25V 隔离并在芯片管脚端有
38、足够的滤波电容； 推荐隔离磁珠采用 1000100MHz，磁珠后面需增加 100uf/6.3V 的陶瓷电容； z HDMI_REXT 管脚外接参考电阻，推荐采用 1%的精密电阻 11K 与 39K 电阻并联； z HDMI 四组差分信号上需要有 ESD 保护， ESD 器件靠近 HDMI 接口放置。 1.2.11 模拟DAC接口设计 Hi3520D 提供两组 Video DAC。 z 第一组 Video DAC 的 VDAC_R、 VDAC_G 和 VDAC_B 作为 VGA 信号的输出，在设计中，注意阻抗的匹配； VDAC_COMP 外接 10nf、 10uf 电容并联上拉到AVDD33_V
39、DAC； VDAC_REXT 外接 1%精密电阻 390、 3.01K电阻并联到地；详细设计见 Hi3520DDMEB 原理图； R、 G、 B 信号与 VGA_HS/VS 一起可输出 VGA 信号；详细设计见 Hi3520DDMEB 板原理图。 z 第二组 Video DAC 的 VDAC_ CVBS0、 VDAC_ CVBS0 分别作为 2 路 CVBS 信号的输出，在设计中， 注意阻抗的匹配； VDAC_COMPS 外接 10nf、 10uf 电容并联上拉到 AVDD33_VDAC； VDAC_REXTS 外接 1%精密电阻 191电阻并联到地。 z 给两组 Video DAC 供电的
40、AVDD33_VDAC 需要与系统 3.3V 磁珠隔离并确保模拟DAC 的 3.3V 电源管脚有足够的滤波电容。 z 特别需要注意：高清 PIP 与 CVBS0 复用，若需要高清 PIP 功能，则 CVBS0 无视频输出。即若需要同时支持高清 PIP 和标清 CVBS 输出，标清 CVBS 只能通过CVBS1 来输出。 1.2.12 VI接口设计 在物理接口上， Hi3520D 共有 2 个 BT.656； Hi3515A 只支持 1 个 BT.656。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有
41、 深圳市海思半导体有限公司16z VIU0、 VIU1 接口在物理上可作为 BT.656 输入接口。 z 支持大小端模式， DATA0:7的顺序可以反向； VIU_CLK 的位置可以通过复用关系来选择。可对接的 AD 管脚如 表 1-4 所示。 z 两个 BT.656 接口可以合并成一个 BT.1120 接口，高低 8 位与时钟可以通过寄存器调整和配置。 z VI_ADC_CLK 可以输出 24MHz、 27MHz 以及 54MHz 时钟信号，给不同的 AD 提供工作时钟。 z BT.656 信号与 Hi3520D/Hi3515A 对接时，要求根据 AD 的驱动能力和走线长度，选择合适的串阻。
42、 表1-4 可对接AD管脚顺序 PIN NO. Hi3520D管脚顺序 可对接的AD管脚顺序 DATA正序直连 DATA逆序CLK位置调整 DATA正序 CLK位置调整 DATA逆序 114 VIU0_DAT7 VIU0_DAT7 VIU0_DAT0 VIU0_CLK VIU0_CLK 113 VIU0_DAT6 VIU0_DAT6 VIU0_DAT1 VIU0_DAT7 VIU0_DAT0112 VIU0_DAT5 VIU0_DAT5 VIU0_DAT2 VIU0_DAT6 VIU0_DAT1111 VIU0_DAT4 VIU0_DAT4 VIU0_DAT3 VIU0_DAT5 VIU0_D
43、AT2109 VIU0_DAT3 VIU0_DAT3 VIU0_DAT4 VIU0_DAT4 VIU0_DAT3108 VIU0_DAT2 VIU0_DAT2 VIU0_DAT5 VIU0_DAT3 VIU0_DAT4107 VIU0_DAT1 VIU0_DAT1 VIU0_DAT6 VIU0_DAT2 VIU0_DAT5106 VIU0_DAT0 VIU0_DAT0 VIU0_DAT7 VIU0_DAT1 VIU0_DAT6104 VIU0_CLK VIU0_CLK VIU0_CLK VIU0_DAT0 VIU0_DAT7103 VIU1_DAT7 VIU1_DAT7 VIU1_DAT0 V
44、IU1_CLK VIU1_CLK 102 VIU1_DAT6 VIU1_DAT6 VIU1_DAT1 VIU1_DAT7 VIU1_DAT0101 VIU1_DAT5 VIU1_DAT5 VIU1_DAT2 VIU1_DAT6 VIU1_DAT1100 VIU1_DAT4 VIU1_DAT4 VIU1_DAT3 VIU1_DAT5 VIU1_DAT299 VIU1_DAT3 VIU1_DAT3 VIU1_DAT4 VIU1_DAT4 VIU1_DAT398 VIU1_DAT2 VIU1_DAT2 VIU1_DAT5 VIU1_DAT3 VIU1_DAT497 VIU1_DAT1 VIU1_DA
45、T1 VIU1_DAT6 VIU1_DAT2 VIU1_DAT596 VIU1_DAT0 VIU1_DAT0 VIU1_DAT7 VIU1_DAT1 VIU1_DAT694 VIU1_CLK VIU1_CLK VIU1_CLK VIU1_DAT0 VIU1_DAT7Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司171.3 特殊管脚说明 1.3.1 能耐压5V的管脚 5V 耐压管脚如 表 1-5 所示。 表1-5 5V耐压管脚 PIN NO. 管脚名字 耐压 115 I2C_S
46、CL 3.3V/5.0V 116 I2C_SDA 3.3V/5.0V 190 UART0_RXD 3.3V/5.0V 191 UART0_TXD 3.3V/5.0V 29 IR_IN 3.3V/5.0V 30 SATA_LED_N0 3.3V/5.0V 31 SATA_LED_N1 3.3V/5.0V 27 GPIO1_0 3.3V/5.0V 28 GPIO1_1 3.3V/5.0V 1.3.2 不能作为GPIO使用的管脚 以下管脚因为默认功能为输出，这时复用成 GPIO 后会可能出现上电时两端都为输出的情况，造成冲突。所以 表 1-6 所示的管脚不能作为 GPIO 使用。 表1-6 不能作为
47、GPIO使用的管脚 PIN NO. 管脚名字 88 AIO_MCLK 85 AIO_SD_TX 69 SPI_SDO 1.3.3 设计中未使用模块和管脚处理 设计中未使用模块和管脚处理如 表 1-7 所示。 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司18表1-7 未使用模块处理 模块 管脚名字 处理方式 JTAG JTAG_EN 下拉 4.7K 电阻 JTAG_TCK JTAG_TMS JTAG_TRSTN JTAG_TDO JTAG_TDI 配置为 GPIO 功能，引脚
48、设定为输出引脚，外部可悬空。 SATA AVDD12_SATA 需要保持供电 AVDD33_SATA 需要保持供电 SATA_TX0P 可悬空 SATA_TX0M SATA_RX0P SATA_RX0M SATA_TX1P SATA_TX1M SATA_RX1P SATA_RX1M SATA_REXT 下拉 191 1%电阻 SATA_LED_N0 可悬空 SATA_LED_N1 可悬空 USB AVDD33_USB 需要保持供电 USB0_DP 可悬空 USB0_DM USB1_DP USB1_DM USB_REXT 下拉 43.2 1%电阻 USB0_OVRCUR 配置为 GPIO 功能，引脚设定为输出引脚，外部可悬空。 USB0_PWREN USB1_OVRCUR USB1_PWREN FE PHY AVDD12_FE 需要保持供电 Hi3520D/Hi3515A 硬件设计 用户指南 1 原理图设计建议文档版本 01 (2013-05-21) 海思专有和保密信息 版权所有 深圳市海思半导体有限公司19模块 管脚名字 处理方式 AVDD33_FE 需要保持供电 ETH_RXIN 可悬空 ETH_RXIP ETH_TXON ETH_TXOP ETH_RSET 下拉 2.49k 1%电阻
