1、光纤通信系统 5B6B 码编码的设计与仿真中文摘要在现代数字通信系统中，线路编码因为他在数字通信光纤中具有的优点和长处而成为一种趋势，因此被广泛使用。在数字光纤通信系统，数字光纤通信传输线的字符编码转换和数字信号传送的特征组合起来就形成了电气信号通过电机的传输。改变数字流 “0” 、 “1”位的码字的平衡，以避免“0”的长连续和“1”的长连现象出现在数据流中。在光纤通信线路的数字编码系统，可用于多种模式，常用模型之一是 mBnB 模型。本文通过介绍 5B6B 编码原理，设计编码方案，以及硬件描述语言 VHDL 和Altera 公司的 Quartus II 软件的使用，完成了 5B6B 码的编码
2、与仿真。5B6B具有显着较低的误码扩散系数，相同符号的最大连续码元总和少，时间信息是丰富的，有一个简单的完备的错误监测和同步码组的方法。关键词：光纤数字通信系统 ；5B6B 编码 ；VHDL ；Quartus II I5B6B Coding Optical Fiber Communication System Design And SimulationABSTRACTIn modern digital communication systems, line coding is a trend, due to their own advantages and strengths, digital
3、 fiber optic communication has been widely used. In the digital fiber optic communication systems, electrical signals coming from the electrical machine transmission is by the end of optical fiber communication lines with the digital transmission format conversion features together. Changing the bal
4、ance of the digital stream, “0“, “1“ bit code words, in order to avoid long runs of “0“ and the length “1“ phenomenon appears in the data stream. In the digital fiber-optic communication line coding system can be used for many reasons, one of the commonly used model is mBnB pattern.This paper descri
5、bes the 5B6B coding theory, design coding scheme and use altera companys hardware description language VHDL and Quartus II software system development, to achieve a 5B6B coding simulation. 5B6B advantage is significantly lower coefficient of error diffusion, achieved the maximum same symbol codes su
6、m little ,timing information-rich, there is a simple method for error monitoring and sophisticated synchronization code groups.KEY WORDS : Digital Optical Fiber Communication System ; 5B6B coding ; VHDL ; Quartus IIII目 录第一章 绪论 .11.1 引言 .11.2 Quartus II 软件介绍 .11.3 VHDL 语言 .31.3.1 背景简介 .31.3.2 VHDL 主要
7、特点 .41.3.3 VHDL 主要优势 .5第二章 FPGA 系统开发过程 .62.1 电路设计 .62.2 设计输入 .62.3 功能仿真 .62.4 综合优化 .72.5 综合后仿真 .72.6 实现与布局布线 .73.1 5B6B 编码 .83.1.1 5B6B 编码原理 .83.1.2 5B6B 码表设计 .93.2 5B6B 编码模块设计 .113.2.1 编码器的工作原理 .113.2.2 编码电路模块划分 .113.3 系统各个模块的设计 .123.3.1 时钟控制模块的设计 .123.3.2 串并转换模块的设计 .123.3.3 缓存电路的设计 .123.3.4 并串转换模块
8、的设计 .133.3.5 系统的顶层设计 .133.4 系统各个模块的仿真 .143.4.1 分频器的仿真 .143.4.2 串并转换模块的仿真 .143.4.3 存储器模块的仿真 .143.4.4 并串转换模块的仿真 .153.4.5 完整电路仿真 .16第四章 总结 .17参考文献 .18致 谢 .19图表目录 .200第一章 绪论1.1 引言被普遍使用的数字光纤通信系统中的一种路线码型就是 5B6B 码 1。在光纤中的传输线，信号通过 5B6B 码和串并转换数据后，形成一个连续的长度小于 5的 Bit 0 或 Bit1 串行编码序列，0 和 1 的数据转换的高密度，而且有一个有利于接收电
9、路、时钟恢复电路的设计的直流平衡特性 2。5B6B 码是一种 nBmB 分组码，这是一个二进制线路编码，即把一个二进制5 位信源码型转为 6 位二进制线路码型，64 个线路码型是基于“0”和“1”的数量来分成两种码型：即非均匀码和均匀码。均匀码是指“0”和“1”的数量是一样的，反之，则为非均匀码。 非均匀码又分为正负两个模式，当“0”码个数少于“1”码个数时是为正模式， “0”码个数大于“1”码时为负模式 3。因为线路码和信源码的个数不等，因此从 5 码转换为 6 码时，有多种编码方案。本文只选用其中一种编码方案。1.2 Quartus II 软件介绍因为只有通过系统软件的操作和硬件实物平台才
10、能成功实现 5B6B 的编码设计与仿真，所以在设计前，首先要了解使用 Quartus II 和 FPGA 相应的使用方法。下面做简单的说明。1图 1 Quartus II 运行背景Quartus II 不仅支持 AHDL 设计输入的形式，同时支持电路原理图，VHDL、VerilogHDL，模拟器和合成器，嵌入其中。Quartus II 在 PLD 开发软件集成中为了完成 PLD 的设计过程，可以从设计输入完成的硬件配置。除了完成使用 Quartus Tcl 脚本、QuartusII 的设计过程之外，还可以使用设计完美的图形用户界面，并支持使用 Unix、XP 或 Linux 等操作系统 4 。
11、接口速度快，运行统一，功能设置，简单易用。为了用户能够充足的使用成熟的完备模块，囊括了 LPM/Mega 功能库，并且降低了设计过程中的复杂程度，同时，它还支持Altera 公司的 IP 内核，设计速度加快了等等。 其他的 EDA 工具能够让用户使用 EQuartusII，认识在设计过程当中的每个过程，支持全面的可编程逻辑器件开发软件。支持电路原理图， VHDL 语言，AHDLDA 和 vrilogHDL。此外，Quartus II 开发的工具能够轻松实现各种 DSP 应用，将 DSP Builder 与 MATLAB / Simulink 结合。SOPC 的开发可在可编程系统芯片上实现，包括
12、已设置的可编程逻辑设计系统和嵌入式软件开发形成一个全面的开发平台 5 。PLD 设计软件拥有 Altera 公司的优秀的易用性，之前的 MAXPLUS II 得到了普遍的应用。MAXPLUS II 现在已经不更新了，不仅因为 Quartus II 充实了不断变化的图形界面的设备的类型，还包括许多 Quartus II 软件，例如，设计的 RTL Viewer查看器和编辑器芯片的援助，增强 SignalTap II Altera 的图形界面，MAXPLUS II 继承和 SOPC 的硬件复制设计和集成流程。可编程逻辑设计环境有一个直观的界面和其强大的设计能力，因此受到广大系统开发者的应用 6 。
13、Altera 的第 4 代开发平台有 Quartus II 软件。该平台支持的工作组环境设计要求，包括基于互联网的协同设计支持。提高 LogicLock 的设计效力，添2加 FASTFIT 编译器选项，高级编辑网络性能，并提高调试效果。 Max7000/Max3000 是开发的第 4 代产品，它提供了一个完备的功能和高效的设计适合于给定的设计要求 7 。Quartus给出了一个便利的输入功能，和迅疾的编译器和编程设备直接访问的能力。支持超过一百万门的逻辑门数的发展，提供了一个无缝接口，用于第三方工具。在 Quartus支持的设备有：Stratix ，Stratix GX，Stratix ，水星
14、， MAX3000A， MAX 7000B，MAX 7000S，MAX 7000AE，MAX ，FLEX6000，FLEX10K， FLEX10KA，FLEX10KE，旋风，旋风等。Quartus编程包是整个体系的中枢，为了给出强力的问题解决实力，设计人员能够添加特定的限制，提升整个芯片的利用效率。在整个设计过程中的每个环节，该软件可以使 Quartus 集中于设计，而不是使用软件本身。同时，自动定位误差，充满了错误和警告信息，使设计更简单和容易。此外， Quartus结合 SOPC Builder 开发 SOPC 系统（可编程片上系统） ，是一种非常有前途的 EDA 软件。Quartus 4
15、.1 软件光盘能在代理获得，可以在internetitAltera 上下载，安装，并得到授权文件，其具体步骤可以参照 MAX+ PLUS 的操作。 1.3 VHDL 语言1.3.1 背景简介VHDL 是被开发于 1982 年的的特高速电路集成硬件描述语言，它最初是由美国国防部开发，为了提高设计的可靠性，小范围内使用的用以减少设计语言发展周期的硬件语言。1987 年底，VHDL 是已经确认的标准硬件描述语言 8 。IEEE-1076 后不同的公司都推行了各自的开发环境以适用于 VHDL 的使用，或表示能够和 VHDL 的设计相连。1993 年，宣布对 VHDL 语言就行修订，VHDL 语言扩大了
16、抽象和描述性的动力系统的更高层次的审查内容，即 IEEE 标准的 1076-1993 版本。简而言之，VHDL 是电路设计语言中的一种。中国被翻译成 VHDL 描述超高速集成电路硬件描述语言，主要用于数字电路的设计。大多数中国人使用的是FPGA、CPLD 和 EPLD。显然，相对较强的一些单位的强度，它也可用于 ASIC 设计 9。VHDL 语言大部分应用于数字系统的布局、活动、效用和接口的描述。程序结构工程设计的 VHDL，或叫做实体设计（可以为一个功能元器件，电路模块或一个完整的系统体系）的特性被分为外部（可见器件）和内部（不可见的器件）的两个功能，即包括实体里面的功用和算法实现的功用部分
17、。设计实体确定外3部接口后，在其内部设计成功之后，其他模块可以直接使用此实体。这个概念是分为内部和外部实体设计的 VHDL 开发和设计的基础部分。1.3.2 VHDL 主要特点1.健壮，灵活的设计VHDL 语言拥有较强的结构，因此能够表现出源代码的清晰和精炼的描述，从而达成繁杂的控制逻辑。多层次的描绘方式使之具备多层次的设计特征，最后可直接产生电路级的描述。与其他硬件描述语言相比，VHDL 具备有它们所没有的电路设计特征，即：同步、异步和随机。VHDL 语言也支持其他方面的设计，包括自下而上和自上而下的设计;同时支持模块化设计和分层设计支持。2.支持广泛，容易改变因为 VHDL 已经成为标准的
18、 IEEE 标准硬件描述语言，支持基本上所有的EDA 工具，所以这为之后的推行以及 VHDL 的普遍使用垫定了基础。在硬件的设计过程中，源代码基本上都是由 VHDL 来撰写的，又由于它的可读性和结构化，很容易改变设计。3.强大的硬件功能说明VHDL 的设计具备多个分级的描述能力，除了能够作为电路的系统级描述，而且能够用来描述门级电路。既可以作为一个行为描述，转让或寄存器描述方案，也可用于混合级描述。此外，VHDL 不仅支持惯性的延迟和输送系统的延迟，也有创造电路硬件描述精确模型的能力。由于 VHDL 支持数据类型的预定义和自定义两种形式，让硬件描述带来了更大的自由空间，可以很容易地建立高层次的
19、系统模型。4.设备 - 自主设计，自主的过程当使用 VHDL 设计时，不需要考虑完成设备的设计，可以专注于优化设计。所描述的设计告终，能够运用各种不一样的元器件结构完成它的功能。5.可移植性强VHDL 是标准的硬件描述语言，设计的描述可以通过各种工具来支持，从而有可能对移植设计进行描述。6.轻松共享和重用基于 VHDL 的设计方法，可以重新创建所有可用的模块。这些模块可以预先设计或在最后归档模块设计中使用，这些模块将被存储在库中，它可以在未来的计划中重复使用，可以使设计结果在设计师之间交流，减少硬件电路设计。41.3.3 VHDL 主要优势1VHDL 比其他硬件描述语言有更多的描述能力，使之确
20、定成为了设计描述语言的最佳硬件。描述结构的行为能力很强，避免特定的设备，系统的描述和大型电子逻辑系统有关的设计。2 VHDL 拥有大量的仿真程序和库函数，能够让设计任意大的系统最早的时候就可以发掘系统的设计特点，准备仿真设计的可能性。3行为报表说明，采用 VHDL 语言编程技巧和结构，决定了支持大规模分解的开发和重用现有的设计。系统扩展，以满足市场的高效需求、快速实现设计一定要有多人一起完成，更有甚者需要许多个开发组并行工作来实现。4.VHDL 描述设计的相对独立性，设计师不用了解硬件的结构，也不需要知道项目管理的最终目的是实现什么目标设备，在此基础上进行独立的设计。5第二章 FPGA 系统开
21、发过程因为 FPGA 设计和 5B6B 编解码系统原理是相似的，所以下面对 FPGA 开发系统的过程作一些简要介绍。2.1 电路设计在系统的设计中，第一个进行演示程序，前期的系统设计和 FPGA 芯片的选择。根据任务要求，如指标和系统的复杂性，各种资源，运行速度和芯片本身的成本与取舍等方面，选择合适的设计和正确类型的设备。正常情况下设计采用自顶向下这种方法，先将系统划为几个基本的单位，之后的每个基本单位又划为基本单位的下一级，不停如此，直到能够立即运用的 EDA 库为止。2.2 设计输入输入设计是将用于电路设计的系统或以开发所需的软件的形式展示出来，并输入到 EDA 工具的过程。经常使用的方式
22、有 HDL、原理流程图等。示意图是描述的最直接的方式，可编程芯片开发更广泛的适用于早期应用，将各个器件从元器件库中调出来，绘制原理图。这种方法虽然简单，易于仿真，但是实现效率极低，难以维护和重用，不利于模块结构。但它的主要缺点是不便于携带，升级后的芯片，所有原理图需要做一些改变。目前，实际的 HDL 是目前广泛使用的开发语言，利用文字描述设计，可分为一般 HDL 和行为 HDL。在大型项目中，主要使用 HDL，其主要的语言是 Verilog HDL 与 VHDL。这两种语言是电气和电子工程师标准的美国协会（IEEE ）制定的标准 ，其常见的突出特点是：独立于语言和芯片技术，这将有助于自顶向下设
23、计，便于共享模块和移植，移植性良好，描述和模拟具有较强的逻辑思维能力，以及输入数据效率很高 10。2.3 功能仿真功能仿真，也称为前仿真，在用户逻辑电路的变异之前进行的电路逻辑功能设计验证，这个时候仿真没有延迟信息，只要预先进行功能测试。模拟之前，构建波形文件和测试向量（即将信号输入组成一个序列） ，模拟的结果将产生一个报告文件和输出信号波形，他们可以观察到每个节点的信号变化。若觉察到有问题，就回到逻辑设计改正 11。62.4 综合优化综合优化是使高层次的抽象描述成为一个较低的水平的描述。整合优化是根据目标的一致性的要求生产，从而使设计水平为 FPGA 布局布线软件实平面化。目前，集成的优化（
24、合成） ，是将输入的逻辑与门，非门，或门 ，触发器，内存和其他基本的原始元素设计网表的逻辑单元相连接，而不是真正的门电路。真正具体的门级电路应使用 FPGA 供应商提供的布线功能，产生的一个全面的准则，该准则是根据归纳后的门级网表生成的。为了转换成该网表， HDL 代码务必要满足给定的合成器的特定要求。因为它是一个成熟的技术集成的门级和 RTL 级的 HDL 程序结构，所有的设备都支持合成到这个程度的整合。2.5 综合后仿真经过全面的仿真，以检查是否和原始设计的综合结果相一致。在模拟过程中，将标准延迟文件完整的反标记进综合仿真模型里，可以大概估算门延迟造成的硬性。然而，这一步不能估计线延迟，根
25、据目前的状况，与现实情况仍有很大的差异，不是很精准的。合成工具目前相对比较成熟，所以整体设计能够舍去此步，不过若发现不符合电路布局设计的意向，就应该回来确认模拟问题。2.6 实现与布局布线专用芯片 FPGA 布局的创作是综合性应用逻辑网表的一个最重要的过程。合理布局配置的逻辑网表的硬件原语和基本的硬件单元结构配置到固有的硬件芯片内，并且经常需要进行最快速度速度和最佳区域之间的选择。基于相关布线的拓扑结构，运用合理的精确的芯片连接到各个组件的内部。目前， FPGA 的结构是非常复杂的，尤其是当有限制，需要使用定时驱动布局引擎布线的时候。布局布线后，该软件工具能够自主产生业务报表，给出相关部分的设计信息。因为只有 FPGA 芯片制造商了解芯片结构，所以芯片设计工具开发人员必须选择开发商提供的工具。
