1、中规模组合逻辑电路设计,中规模通用集成电路应用,数据选择器,译码器,编码器,二进制并行加法器,加法器,A=1101, B=1001，计算A+B。,0,1,1,0,1,0,0,1,1,加法运算的基本规则：,(1) 逢二进一。,(2) 最低位是两个数最低位的叠加，不需考虑进位。,(3) 其余各位都是三个数相加，包括加数被、加数和低位来的进位。,(4) 任何位相加都产生两个结果：本位和、向高位的进位。,用半加器实现,用全加器实现,半加器,半加器真值表,半加运算不考虑从低位来的进位。 设：A-加数；B-被加数；S-本位和；C-进位。,半加器逻辑电路图,全加器,低位向本位的进位,本位和,本位向高位的进位
2、,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。,全加器真值表,能否用两个半加器来实现全加器功能？,Sn = Cn-1 (An Bn),C n = AnBn+Cn-1(An Bn),由2个半加器构成一个全加器,全加器的逻辑图和逻辑符号,用与门、或门实现,用与或非门实现,再取反，得：,实现多位二进制数相加的电路称为加法器。,1、串行进位加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,加法器,2、并行进位加法器（超前进位加法器）,本位进位
3、生成项,本位运算结果,进位表达式,和表达式,4位超前进位加法器递推公式,超前进位发生器,加法器的级连,集成二进制4位超前进位加法器,1、8421 BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,加法器 的应用,例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现AB,其中A=a3a2a1,B= b2b1.,解 ：根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有5个输出，设输出用Z5 Z4 Z3 Z2 Z1表示，两数相乘求积的过程如下：,被乘数 a3 a2 a1 乘数 b2 b1a3b1 a2b1 a1b1 a3b2 a2b2 a1b2
4、Z5 Z4 Z3 Z2 Z1,例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。,解 : 根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则“和“需要减3；若相加结果有进位产生，则“和“需要加3。,据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图7.6所示。其中，片用来对两个1位十进制数的余3码进行相加，片用来对相加结果进行修正。修正控制函数为片的进位输出FC4，当FC4=0时，将片的“和“输出送至片，并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011)；当FC4=1时，
5、将片的“和“输出送至片，并将其加上二进制数0011，片的“和“输出即为两余3码相加的“和“数。,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,加法器 小 结,译码器,译码器:是对具有特定含义的输入代
6、码进行“翻译”，将其转化成相应的输出信号。常见译码器有二进制译码器、二-十进制译码器和数字显示译码器。,二进制译码器是:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。,二进制译码器常用类型:,2线 4线译码器 型号: 74LS139 3 线 8线译码器 型号: 74LS138 4 线 16线译码器 型号: 74LS154,用途: 计算机中的地址译码电路,(1) 2 线 4线译码器,同理写出其他输出量的逻辑式,74LS139,(2) 3线8线译码器（74LS138）,(逻辑电路设计略,设计方法同24译码器),74LS138引脚排列图和
7、逻辑符号,74LS138译码器真值表,例1 用译码器和与非门实现逻辑函数 F(A,B,C,D)=m(2,4,6,8,10,12,14),解 : 给定的逻辑函数有4个逻辑变量，可采用4-16线的译码器和与非门实现。 也可以充分利用译码器的使能输入端，用3-8线译码器实现4变量逻辑函数。,将逻辑变量B、C、D分别接至片和片的输入端A2、A1、A0，逻辑变量A接至片的使能端和片的使能端S1。这样，当输入变量A=0时，片工作，片 禁止，由片产生m0m7 ；当A=1时，片工作，片禁止，由片产生m8m15。将译码器输出中与函数相关的项进行“与非“运算，即可实现给定函数F的功能。,(3) 4线16线译码器（
8、74LS154）,(逻辑电路设计略,设计方法同24译码器),译码器的应用举例:,(1) 模拟信号多路转换的数字控制,输入模拟电压,模拟电子开关,u0,u1,u2,u3,u,输出模拟电压,数字控制信号,(2) 计算机中存储器单元及输入输出接口的寻址,0单元,1单元,2单元,3单元,控制门,控制门,控制门,控制门,译码器,A1,A0,或接口单元 存储器单元,计算机中央控制单元 (CPU),数据线,地址线,单元选择线,二-十进制译码器的功能:将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。,二-十进制译码器,74LS42译码器引脚排列图,显示译码器,二-十进制编码,显示译码器,显
9、示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,显示器件：,常用的是七段显示器件 七段LED显示器数码管,显示器件：,常用的是七段显示器件,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,七段显示译码电路真值表,十进制数 A3A2A1A0 Ya Yb Yc Yd Ye Yf Yg 显示字形0 0 0 0 0 1 1 1 1 1 1 0 01 0 0 0 1 0 1 1 0 0 0 0 12 0 0 1 0 1 1 0 1 1 0 1 23 0 0 1 1 1
10、1 1 1 0 0 1 34 0 1 0 0 0 1 1 0 0 1 1 45 0 1 0 1 1 0 1 1 0 1 1 56 0 1 1 0 0 0 1 1 1 1 1 67 0 1 1 1 1 1 1 0 0 0 0 78 1 0 0 0 1 1 1 1 1 1 1 89 1 0 0 1 1 1 1 0 0 1 1 9,无所谓项当1处理,先设计输出Ya的逻辑表示式及电路图,以同样的方法可设计出Yb-Yg的逻辑表示式及其电路图；将所有电路图画在一起，就得到总电路图。,将此电路图集成化，得到七段显示译码器的集成电路74LS48,七段数码管显示译码器,控制端,七段数码管显示译码器,控制端功能,
11、七段显示译码器74LS48与数码管的连接,此三控制端不用时，通过电阻接高电平。,BCD码,编码器,编码是译码的反过程，是给不同的输入信号分配一个二进制代码的过程 根据编码信号的不同，可分为二进制编码器和二-十进制编码器(又称十进制-BCD码编码器) 根据对被编码信号的不同要求，可分为普通编码器和优先编码器 普通二进制编码器给出输入的信号对应的二进制编码，有2n个输入信号和n个输出信号，称为2n：n线编码器。二-十进制编码器的输入信号是互斥的，即任何时候只允许一个输入端为有效信号。,二、编码器,功能：输入m位代码输出n位二进制代码m2n,逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的
12、二进制代码输出,（一）二进制编码器,将输入信号编成二进制代码的电路,如图：三位二进制编码器（ 8线3线编码器）。,优先编码器,优先编码器就是 在输入端有多个有效信号时，按照优先级的顺序对优先级高的进行编码的编码器，低优先级的不进行编码。 注意书中page195页的真值表，表中“d”代表任意项，可以看出同时几个输入信号有效时，编码器将输出优先级最高的那个输入信号所对应的二进制编码，这里是I7优先级最高，并且是低电平有效。,8线3线优先编码器74LS148,：编码输出端,管脚定义：,优先编码器的应用(1),用优先编码器74LS148设计一个能对16路中断请求进行优先级裁决的中断优先编码器。,解：（
13、1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片 （2）实现优先编码：高位选通输出与低位控制端连接 （3）第一片工作时,编码器输出：0000-0111 第二片工作时,编码器输出:1000-1111,数据选择器和数据分配器,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道去。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,52,数据选择器,集成组合逻辑电路,从多个数据中选择出一个数据通道，也叫多路转换器,其功能类似一个多头开关，是一个多输入、单输出的组合逻辑电路。,53,2选1数据选择
14、器,输入数据,输出数据,控制信号,集成化,型号:74LS157,54,4选1数据选择器(集成电路型号:74LS153),55,56,TTL集成电路：双4选1数据选择器,型号:74LS153（国产T1153-T4153),57,8选1数据选择器-74LS151,58,数据选择器74LS151的扩展,59,数据选择器实现逻辑函数,原理：从前述分析可知，数据选择器是地址选择变量的最小项输出器；而任何一个逻辑函数都可以表示为最小项之和的标准形式。因此，用数据选择器可以很方便地实现逻辑函数。 方法：表达式比较法（公式法）；卡诺图比较法。 1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直
15、接用数据选择器来实现逻辑函数。 2）当逻辑函数的变量个数多于数据选择器的地址输入变量个数时，应分离出多余的变量，将余下的变量分别有序地加到数据选择器的地址输入端上。,60,确定数据选择器,确定地址变量,2,1,n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。,3个变量，选用4选1数据选择器。,A1=A、A0=B,逻辑函数,1,选用74LS153,2,74LS153有两个地址变量。,61,求Di,3,（1）公式法,函数的标准与或表达式：,4选1数据选择器输出信号的表达式：,比较L和Y，得：,3,62,画连线图,4,4,63,求Di的方法,（2）真值表法,64,求Di的方法
16、,（3）图形法,65,用数据选择器实现函数：,例,选用8选1数据选择器74LS151,设A2=A、A1=B、A0=C,求Di,66,画连线图,67,1）.用具有n个地址端的数据选择器实现n变量函数,例1 用8选1数据选择器实现逻辑函数Y=AB+AC+BC。,解：A：表达式比较法求解。（1）将函数表达式转换为标准与-或表达式如下：,（2）令A=A2、B=A1、C=A0，将上述表达式与8选1数据选择器输出函数表达式比较可得：,D0=D1=D2=D4=0，D3=D5=D6=D7=1,68,解：B：卡诺图比较法求解。（1）分别作出逻辑函数卡诺图和8选1数据选择器卡诺图如下,（2）令A=A2、B=A1、
17、C=A0，比较两个卡诺图可得：,D0=D1=D2=D4=0，D3=D5=D6=D7=1,69,2）.有n个地址端的数据选择器实现m变量函数（mn）,一般将卡诺图的变量数称为该图维数。如果把某些变量也作为卡诺图小方格内的值，则会减小图的维数，这种图称为降维图。 当函数输入变量的数目大于数据选择器的地址端的数目，只有将函数卡诺图的维数降到与选择器卡诺图的维数相同，两个卡诺图的才能一一对应。也就是说，对于函数输入变量多于选择器地址端的电路设计，必须先对函数的卡诺图进行降维。 以下举例说明降维方法。,70,例如：下图（a）为一个四变量的卡诺图，若把变量D作为记图变量，把它从卡诺图的变量中消去，则得三变
18、量的降维图，如图（b）所示。,若用八选一数据选择器实现该图（a）表示的函数，用图（b）降维卡诺图与八选一数据选择器的卡诺图相对应得：,71,由此可绘制出电路图。 此图可以看出，当逻辑变量数大于数据选择器地址变量数时，由降维图绘制电路需要增加部分门器件。 图（b）还可以继续降维得到图（C）。用四选一数据选择器和部分门电路即可实现逻辑函数的组合逻辑电路。,72,解 用4路选择器实现该函数时，应从卡诺图的4个变量中选出2个作为MUX的选择控制变量。原则上讲，这种选择是任意的，但选择合适时可使设计简化。 选用变量A和B作为选择控制变量,多路选择器的应用,用4路选择器实现如下4变量逻辑函数的功能 F(A
19、,B,C,D)=m(1,2,4,9, 10,11,12,14,15),选用变量B和C作为选择控制变量,73,74,4、用数据选择器构成数据比较器,用译码器和数据选择器能构成简化的数据比较器，能进行相等或不相等比较。 P201 例：7.11,75,由地址码决定将输入数据送给哪路输出。,逻辑表达式,地址变量,输入数据,数据分配是数据选择的逆过程。 根据地址信号的要求，将一路数据分配到指定输出通道上去的电路，称为数据分配器。,数据分配器（多路分配器）,76,集成数据分配器,把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。,77,由74LS138构成的 1路-8路数据分配器,78,数据分配器的应用,数据分配器和数据选择器一起构成数据分时传送系统,
