1、微电子学概论,第七课 CMOS大规模集成工艺,CMOS大规模集成工艺,单项工艺 整合工艺,单项工艺,光刻技术,刻蚀技术,薄膜技术,离子注入,扩散技术,平坦化技术,光刻技术(Photolithography),三大要素 光源 透镜组 掩膜版,将设计好的图形转移到光刻胶上的工艺。,光源,透镜组,掩膜版,硅片,光刻工艺流程,正胶曝光区域容易被显影液溶解掉,负胶未曝光区很容易被显影液溶解掉,掩膜版,光敏材料-光刻胶,衬底,甩胶,曝光,显影,光源,Type of lithography,接触式 1:1,接近式 0 ,投射式 1 0 ,反射式 (EUV),光源(source),从可见光(visible)到
2、紫外线(UV),1018Hz,1017Hz,1016Hz,1015Hz,1014Hz,1013Hz,1012Hz,1011Hz,1010Hz,X光,紫外线,可见光,红外线,THz空隙,微波,g-line,i-line,KrF,ArF,F2,EUV,掩膜版(mask),电路设计图在物理介质上的实现 首先将电路设计转换为版图 然后将版图复制到玻璃板上,光刻技术的性能指标,分辨率(resolution) 最小的线宽(width)和线间距(pitch) 一般用half pitch来定义光刻的分辨率大小 对准精度(overlay) 前后两次光刻图形对准的精度 一般是分辨率的1/3 产出率(through
3、put) 单位时间内完成曝光的片数 ArF+双重成像技术的产出率为50x12寸晶圆/小时,什么是Pitch?,集成电路中最小的特征尺寸 以间距最小的线条中心距为pitch,pitch,Half pitch一般是光刻机所能形成的最小线宽Wmin,影响Wmin的因素,Wmin= K1/NA,NA:数值孔径 Numerical Aperture :波长 K1:工艺参数,NA的特征值：0.160.8 K1的特征值：0.75,为了提高分辨率，可以增加NA或者减小。增加NA的办法是采用浸润式物镜，即增加物镜和衬底之间的介质折射率。,数值孔径(NA)与景深(DOF),DOF(Depth of focus):
4、 移动硅片仍然可以获得聚焦的距离。 增加NA虽然可以改善分辨率，但是会破坏DOF,= 2,较小的数值孔径可以得到较大的景深,较大的数值孔径导致较小的景深,DOF,A,B,B面上将发生失焦,A,A,B,A, B可以同时聚焦,高分辨率光刻技术通常需要非常平坦的平面进行图形转移!,原始版图,偏离,对准标记,overlay,对准误差,对准,对准误差的容限一般是最小线宽的1/3。,设计规则(Design Rule),由于光刻有最小线宽和对准精度的要求，因此在设计版图时，图形的大小、形状、距离等需要加以限制，称之为设计规则(DR)。,光刻技术的发展趋势,Source: IEDM 2009 short co
5、urse,光学光刻技术的挑战,光源的波长限制 特征尺寸小于22纳米以后，需要EUV光源 邻近效应的影响 线条边缘粗糙 图形扭曲-所见非所得 产出率不足,分辨率增强技术,双重曝光技术(double patterning)：将需要光刻的图形分解为两个套嵌的图形，各自的最小线宽均为原来的一倍，这样可以在不改变波长的情况下提升光刻的分辨率。,光学临近修正技术(OPC),当两个图形十分靠近时，由于衍射和干涉等临近效应使得图形发生畸变。为了使光刻工艺后的图形与设计图形一致，需要对掩膜版上的图形进行修正。即掩膜版上的图形并非所见即所得。,下一代光刻技术(NGL),电子束,纳米印刷,自组装,刻蚀 (Etchi
6、ng),Wet etching: 利用液态化学试剂或溶液通过化学反应进行腐蚀的方法； Dry etching: 利用低压放电产生的等离子体中的离子或游离基与材料发生化学反应或者通过轰击等物理作用达到刻蚀目的。,各向同性：腐蚀速度和方向无关,各向异性：腐蚀速度和方向有关,将掩膜上的图形转移到其他材料上的工艺。,湿法刻蚀,Advantages:选择性好，重复性好，生产效率高，设备简单，成本低 Disadvantages:图形控制性差，各向同性 一般用于大尺寸图形制备、整体去除工艺以及表面清洗,干法刻蚀,Advantages: 图形保持性好，各向异性，适合精细线条加工 Disadvantages:
7、对表面损伤，选择性较差，图形依赖性 一般用于精细图形的转移、部分去除等工艺。,+,+,+,+,+,-,-,-,-,-,-,-,-,-,-,-,-,-,-,电场加速离子,化学刻蚀效果：离子与目标材料原子结合，成为挥发性气体被排出,物理轰击导致目标材料原子离开原位,可能导致掩膜材料损失-选择性,各向同性与各向异性,硬掩膜(二氧化硅或者氮化硅),被刻蚀材料,各向异性刻蚀,各向同性刻蚀,刻蚀工艺中总存在着各向同性和各向异性的成分。湿法腐蚀中各向同性占主导，而干法刻蚀中各向异性占主导。,利用各向异性形成的独特形貌,在已经刻蚀好的台面上淀积一层二氧化硅或其他绝缘体，利用干法刻蚀的各向异性可以形成附着在侧墙
8、上的保护层，称之为侧墙结构(sidewall)。 侧墙结构在离子注入时可以起到保护台面的角部和平移注入点的作用。,TMAH,(100)晶面,(111)晶面,利用TMAH（氨水+双氧水）对硅的不同方向上的腐蚀速率的差异可以形成类似六边形的结构以及金字塔结构。,干法刻蚀的种类,溅射与离子束铣蚀(Sputtering and Ion Beam Milling) 通过高能惰性气体离子的物理轰击作用进行刻蚀， 基本没有选择性，各向异性好 等离子体刻蚀(Plasma Etching) 利用低压放电产生的等离子体与材料发生化学反应，产生挥发性副产物，从而实现刻蚀。 选择性好，衬底损伤小，各向异性差 反应离子
9、刻蚀(Reactive Ion Etching) 通过活性离子对衬底进行物理轰击和化学反应的双重作用进行刻蚀的方法 选择性好，各向异性好 VLSI的主流刻蚀技术,淀积(Deposition),淀积物质在腔体中反应生成并覆盖在衬底上形成膜，一般用来淀积化合物(SiO2,Si3N4, etc) 化学气相淀积(Chemical Vapor Deposition, CVD) 常压化学气相淀积(APCVD) 低压化学气相淀积(LPCVD) 等离子体增强气相淀积(PECVD) 原子层淀积(ALD) 淀积物质来自靶材料，不在腔体中发生反应，一般用来淀积单质金属(W,Mo,Al,etc) 物理气相淀积(phy
10、sical vapor deposition, PVD) 电子束蒸发(evaporation) 溅射(sputtering),将其他材料通过化学和物理的方法沉积到衬底,CVD的基本原理,源气体,气体相变与成核,输运到硅片表面 电场输运 扩散 热迁移 布朗运动 载气输运,表面扩散,表面反应,吸收的源分子再离解,吸收,简单地理解CVD,PVD的基本原理,蒸发或者溅射,覆盖,淀积工艺的台阶覆盖率,ttop,tsidewall,SC = tsidewall/ttop =1,LPCVD, ALD,PECVD, PVD,离子注入,高能离子通过碰撞使得衬底晶格发生位移同时自身进入晶格的过程称为离子注入。 离
11、子注入是向半导体衬底里引入特定杂质的最有效手段。 利用光刻胶或者硬掩膜的阻挡作用，可以在半导体衬底上某些特定区域引入杂质，从而实现器件的电学性能。 离子注入引入的离子在电学上是非活性的。 离子注入同时引起衬底损伤。,将杂质利用物理的方法引入到衬底晶格里,离子注入装置,1. 离子源和发射装置(类似溅射),2. 离子束引出装置,3. 离子束质量选择 只有合适的离子可以通过,4.离子束加速,5.离子束偏转和扫描,离子注入的典型分布,典型的离子注入分布：高斯分布,器件中的离子注入作用,ion,source,drain,通常利用离子注入形成器件中的各种PN结，比如MOSFET中的源和漏与体区之间的PN结
12、，或者双极晶体管的集电区和基区之间的PN结,现代集成电路制造技术要求离子注入深度很浅，同时引起的衬底损伤较少。,扩散的形式一-退火,退火(Annealing)：通过加热将离子注入的原子变成电学激活的状态，同时修复晶格中的损伤。,Ion implantation,annealing,Activated dopant: PN diode, source, drain ,在热的作用下使得杂质在衬底中发生移动和化学反应。,扩散的形式二-氧化,氧化: 氧原子在衬底扩散同时与硅原子发生反应生成SiO2的过程。,氧化剂,在已生成氧化层中的扩散,生成新的氧化层,扩散的形式三-掺杂,源(可能为固体、液体和气体)
13、,载气,石英扩散管,硅片,尾气,扩散的不同形式比较,平坦化(Chemical Mechanical Polish),为什么需要平坦化(CMP) 改善光刻的DOF影响 为下一次淀积薄膜提供良好的表面 一些特殊的三维工艺需求,利用化学和机械的办法去除起伏不平的表面，形成光滑的表面。,Litho. on rough surface,focused,Out of focus,平坦化的基本原理,pressure,pad,wafer,slurry,平坦化的主要用途-金属线的形成,大部分金属的刻蚀由于对等离子体存在排斥作用，因而不能用干法刻蚀的方法进行，而只能采用平坦化技术。,金属淀积在开好的槽内,利用CM
14、P将多余的金属去掉,单项工艺的小结,CMOS大规模集成工艺,单项工艺 整合工艺,Integration (整合),杂乱无章的堆放不能形成功能,规则有序的堆砌可以形成砖墙,整合,Unit process,Device,工艺整合的方法,Bottom up,Top down,自顶向下CMOS集成工艺,Layout,Cross Section,模块化工艺,模块是执行基本功能的最小的工艺集合,器件,器件是模块的最简单组合。,CMOS工艺流程,FEOL,BEOL,STI工艺,a) Pad oxide & Nitride deposition,b) STI patterning,c) Trench etch
15、ing,d) Oxide filling,e) Oxide CMP,f) Nitride strip,Deposition,Lithography,Dry Etching,Deposition,CMP,Wet Etching,栅电极工艺(Gate),a) Pre-clean,b) Gate oxide & gate deposition,c) Gate patterning,d) Gate etching,etching,Deposition,Lithography,etching,源漏工艺(S/D),a) PMOS open,b) PMOS S/D implantation,c) NMOS
16、open and S/D implantation,d) Annealing,lithography,Ion implantation,Ion implantation,diffusion,接触工艺(Contact),a) Interlayer oxide deposition,b) Oxide CMP,c) Contact patterning,d) Contact etching,e) Contact metal filling,f) metal CMP,deposition,CMP,Lithography,Lithography,PVD,CMP,金属连线工艺(Metal),a) Post
17、 metal dielectric deposition,b) Metal lithography,c) Metal trench etching,d) Metal deposition,e) Metal CMP,f) Via and other metal layer formation,deposition,lithography,etching,PVD,CMP,封装(Package),总结,单项工艺主要分为光刻、刻蚀、淀积、注入、扩散和平坦化几种。 光刻技术的分辨率取决于所用光源的波长。 器件整合工艺分为自顶向下和自底向上两种方法。 能够执行一定功能的最小工艺集合称为模块。 器件是能够执
18、行一定电路功能的最小模块集合。 现代CMOS集成工艺主要模块有STI，Gate，S/D，Contact，Metal等。 根据在流程中的位置，可分为前端工艺和后端工艺。,作业,某个光刻机采用的光源波长为248nm，其K1系数为0.35，NA为0.6，能否光刻出如下图形？为什么？,145nm,120nm,作业2,已知某个实验室的光刻最小线宽为100nm，但是需要在硅衬底上刻蚀出宽度为30nm的线条。已知该实验室具有以下工艺能力 二氧化硅、氮化硅、多晶硅的干法刻蚀能力，各向异性好，能够形成完全垂直的线条； 二氧化硅、氮化硅、多晶硅的湿法腐蚀能力，相对之间的选择比很高；（选择比：腐蚀A物质时对B物质的腐蚀能力。选择比高意味着腐蚀A时对B完全没有腐蚀作用。） 二氧化硅、氮化硅、多晶硅的超薄膜淀积能力。其中二氧化硅能够淀积最薄50nm，氮化硅最薄20nm，多晶硅最薄100nm，各材料的台阶覆盖率都为1 请设计出一种工艺方法，能够在硅衬底上形成宽度为30纳米的硅线条。,
