1、第 七 章 中规模通用集成电路及其应用,集成电路由SSI发展到MSI、LSI和VLSI，使单个芯片容纳的逻辑功能越来越强。一般来说,在SSI中仅是基本器件(如逻辑门或触发器)的集成，在MSI中已是逻辑部件(如译码器、寄存器等)的集成，而在LSI和VLSI中则是一个数字子系统或整个数字系统(如微处理器)的集成。采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。,本章知识要点, 熟悉常用中规模通用集成电路的逻辑符号、基本 逻辑功能、外部特性和使用方法；, 用常用中规模通用集成电路作为基本部件，恰当 地、灵活地、充分地利用它们完成各种逻辑电路 的设计，有效
2、地实现各种逻辑功能。,7.1 常用中规模组合逻辑电路,使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。,一、定义,二进制并行加法器：是一种能并行产生两个二进制数算术和的组合逻辑部件。,7.1.1 二进制并行加法器,按其进位方式的不同，可分为串行进位二进制并行加 法器和超前进位二进制并行加法器两种类型。,二、类型及典型产品,1串行进位二进制并行加法器由全加器级联构成，高位的进位输出依赖于低位的进位输入。,串行进位二进制并行加法器的结构框图：,加法器的运算速度如何?,串行进位并行加法器的特点：被加数和加数的各位能同时并行到达各位的输入端，各位全加器的
3、进位输入按由低位向高位逐级串行传递，各进位形成一个进位链。每一位相加的和都与本位进位输入有关，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。运算速度较慢，位数越多，速度就越低。,设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接由加数和被加数来决定,而不需依赖低位进位!根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。,如何提高加法器的运算速度?,超前进位二进制并行加法器的构成思想如下：,2超前进位二进制并行加法器根据输入信号同时形成各位向高位的进位，然后同时产生各位的和。通常又称为先行进位二进制并行加法器或者并行进位二进制并行加法器。,
4、由全加器的结构可知， 第i位全加器的进位输出函数表达式为,何时有进位？,当 i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为：,令 （进位传递函数）（进位产生函数） 则有,由于C1C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1C4。通常将根据Pi、Gi和C0形成C1C4的逻辑电路称为先行进位发生器。,改进后4位加法器需要经过几级门？N位呢？,常用的集成电路有四位超前进位并行加法器74282。 74282芯片的管脚排列图和逻辑符号如下。,三、典型芯片,图中: A4、A3、
5、A2、A1 - 二进制被加数；B4、B3、 B2、B1 - 二进制加数；F4、 F3、 F2、 F1 - 相加产生的和数；C0 - 来自低位的进位输入；FC4 - 向高位的进位输出。,二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。,例1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。,四、应用举例,解 余3码是由8421码加3后形成的代码。用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数
6、0011，进位输入端C0接上“0”，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。,实现给定功能的逻辑电路图如下图所示。,例2 用4位二进制并行加法器设计一个4位二进制并行加法/减法器。,解 根据问题要求，设减法采用补码运算，并令A = a4a3a2a1 - 为被加数(或被减数)；B = b4b3b2b1 - 为加数(或减数)；S = s4s3s2s1 - 为和数(或差数)；M- 为功能选择变量.当M=0时，执行 A+B；当M=1时，执行A-B。,由运算法则可归纳出电路功能为： 当M=0时，执行 a4a3a2a1 + b4b3b2b1 + 0 (A+B) 当M=1时，执行
7、 a4a3a2a1 + + 1 (A-B),分析结果表明，可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。,具体实现：将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1 输入端，4位二进制数 b4b3b2b1 分别和M异或后加到并行加 法器的 B4B3B2B1 输入端。并将M同时加到并行加法器的 C0端。M=0: Ai=ai ,Bi=bi , C0=0实现a4a3a2a1 + b4b3b2b1 + 0 (即A+B)；M=1: Ai=ai ,Bi= , C0=1，实现 a4a3a2a1+ + 1 （即A-B）。,实现给定功能的逻辑电路图如下：,演示,例3 用一个4位二进
8、制并行加法器和六个与门设计一个乘法器，实现AB,其中A = a3a2a1 , B = b2b1 。,解 根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1表示，两数相乘求积的过程如下：, 1位二进制数乘法 法则和逻辑“与”运算法则相同，“积”项aibj(i=1，2，3；j=1，2)可用两输入与门实现。对部分积求和可用并行加法器实现。该乘法运算电路可由6个两输入与门和1个4位二进制并行加法器构成。逻辑电路图如右图所示。,例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器。,解 根据余3码的特点， 两个余3码表示的十进制数字
9、 相加时，需要对相加结果进 行修正。修正法则是：若相加结果无进位产生，则 “和”需要减3;若相加结果有进 位产生，则“和”需要加3。,据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路如右图所示。,图中，片用来对两个1位十进制数的余3码进行相加，片用来对相加结果进行修正。,7.1.2 译码器和编码器,译码器的功能是对具有特定含义的输入代码进行“翻译”，将其转换成相应的输出信号。,译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。,一、译码器,译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。,1二进制译码
10、器, 二进制译码器一般具有n个输入端、2n个输出端和 一个(或多个)使能输入端；,（1）定义二进制译码器：能将n个输入变量变换成2n个输出函 数，且输出函数与输入变量构成的最小项具有对应关系的 一种多输出组合逻辑电路。,（2）特点, 使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平（值与有效电平相反)。, 有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。,（3）组成,由逻辑门组成，通常可分为一级译码和多级译码等结构。什么是一级译码？什么是多级译码？以3-8线译码器， 4-16线译码器为例！,常见的MSI二进制译码器有2-4线(2
11、输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。图(a)、(b)所示分别是74138型3-8线译码器的管脚排列图和逻辑符号。,(4) 典型芯片,图中， A2、A1、A0 - 输入端； - 输出端；- 使能端。,可见，当 时，无论A2、A1和A0取何值，输出 中有且仅有一个为0(低电平有效)，其余都是1。,2二-十进制译码器,功能：将4位BCD码的10组代码翻译成10个十进制数字符号对应的输出信号。,例如，常用芯片7442是一个将8421码转换成十进制数字的译码器，其输入A3A0为8421码，输出 分别代表十进制数字09。芯片引脚图和逻辑符号如下。,该译
12、码器的输出为低电平有效。其次，对于8421码中不允许出现的6个非法码(10101111)，译码器输出端 均无低电平信号产生，即译码器对这6个非法码拒绝翻译。,功能:数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的核心部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。,3数字显示译码器,常用的数字显示译码器有器七段数字显示译码器和八段数字显示译码器。例如，中规模集成电路74LS47，是一种常用的七段显示译码器，该电路的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。该译码器能够驱动七段显示器显示015共16个数字的字形。输入A3、A2、A1和A0接收4
13、位二进制码，输出a、b、c、d、e、f和g分别驱动七段显示器的a、b、c、d、e、f和g段。(教材中给出的74LS48的输出为高电平有效！),七段译码显示原理图如图(a)所示，图(b)给出了七段显示笔画与015共16个数字的对应关系。,7447演示,译码器在数字系统中的应用非常广泛，典型用途是实现存储器的地址译码、控制器中的指令译码、代码翻译、显示译码等。除此之外，还可用译码器实现各种组合逻辑功能。下面举例说明在逻辑设计中的应用。,例1 用译码器74138和适当的与非门实现全减器的功能。,全减器：能实现对被减数、减数及来自相邻低位的借位进 行减法运算，产生本位差及向高位借位的逻辑电路。解 令：
14、被减数用Ai表示、减数用Bi表示、来自低位的借位 用Gi-1表示、差用Di表示、向相邻高位的借位用Gi表示。框图：,4应用举例,由真值表可写出差数Di和借位Gi的逻辑表达式为：,根据全减器的功能，可得到全减器的真值表如下表所示。,用译码器74138和与非门实现全减器功能时，只需将全减器的输入变量Ai Bi Gi-1依次与译码器的输入A2、A1、A0相连接，译码器使能输入端 接固定工作电平，便可在译码器输出端得到输入变量的最小项之“非”。根据全减器的输出函数表达式，将相应最小项的“非”送至与非门输入端，便可实现全减器的功能。逻辑电路图如下图所示。 ,例2 用译码器和与非门实现逻辑函数 F(A,B
15、,C,D)=m(2,4,6,8,10,12,14),解 给定的逻辑函数有4个逻辑变量，显然可采用上例类似的方法用一个4-16线的译码器和与非门实现。,能！只要充分利用译码器的使能输入端，便可用3-8线译码器实现4变量逻辑函数。方法：用译码器的一个使能端作为变量输入端，将两个3-8线译码器扩展成4-16线译码器。具体如下：（1）将给定函数变换为：,能否用3-8译码器实现呢？,（2）将逻辑变量B、C、D分别接至片和片的输入端A2、A1、A0，逻辑变量A接至片的使能端 和片的使能端S1。 逻辑电路图如下图所示。,类型：编码器按照被编信号的不同特点和要求，有各种不同的类型，最常见的有二-十进制编码器(
16、又称十进制-BCD码编码器)和优先编码器。,功能：编码器的功能恰好与译码器相反，是对输入信号按一定规律进行编排，使每组输出代码具有其特定的含义。,二、编码器,1二-十进制编码器,(1) 功能：将十进制数字09分别编码成4位BCD码。,这种编码器由10个输入端代表10个不同数字，4个输出端代表相应BCD代码。结构框图如下：,(2)结构框图,注意：二-十进制编 码器的输入信号是互斥的， 即任何时候只允许一个输 入端为有效信号。,最常见的有8421码编码器，例如，按键式8421码编码器。,按键式8421码编码器结构如下：,图中，I0I9代表10个按键，ABCD为代码输出端，当按下某一输入键时，在AB
17、CD输出相应的8421码。图中，S为使用输出标志，当按下I0I9中任一个键时，S为1，表示输出有效，否则S为0，表示输出无效。常用的BCD码编码器中规模集成电路芯片有74147等。,2优先编码器,(1) 功能：识别输入信号的优先级别，选中优先级别最高的一个进行编码，实现优先权管理。,优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。它与上述二-十进制编码器的最大区别是，优先编码器的各个输入不是互斥的，它允许多个输入端同时为有效信号。优先编码器的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码，产生相应的输出代码。,(2) 典
18、型芯片,常见MSI优先编码器74LS148的管脚排列图和逻辑符号。,特性： 输入和输出的有效工作电平均为低电平。 在输入端中，下角标号码越大的优先级越高。,图中， 为8个输入端， 为3位二进制码输出，因此，称它为8-3线优先编码器，, 、OS、 用于工作状态选择和容量扩展。,为工作状态选择端(或称允许输入端)，当 = 0时，编码器工作，反之不进行编码工作；OS为允许输出端，当允许编码(即 =0)而无信号输入时，OS为0。 为编码群输出端，当不允许编码(即 =1)，或者虽允许编码( =0)但无信号输入(即 均为1)时, 为1。换而言之，允许编码且有信号输入(即 中至少有一个为0)时，,例 用优先
19、编码器74LS148设计一个能裁决16级不同中断请求的中断优先编码器。,3应用举例,用两片74LS148实现给定功能的逻辑图如右下图所示。,图中，中断优先编码器的允许输入端 接片的 端。当 为0时，片处于工作状态。,若高8级有中断请求信号，则其输出OS为1，OS接到片的IS端，使片不工作，其输出均为1，此时中断优先编码器对高8级中断请求信号中优先级最高的中断请求信号进行编码；若高8级无中断请求信号，则片输出OS为0，使片的IS为0，片处于工作状态，实现对低8级中优先级最高中断请求信号进行编码。,7.1.3 多路选择器和多路分配器,多路选择器和多路分配器是数字系统中常用的中规模集成电路。其基本功
20、能是完成对多路数据的选择与分配、在公共传输线上实现多路数据的分时传送。此外，还可完成数据的并串转换、序列信号产生等多种逻辑功能以及实现各种逻辑函数功能。,多路选择器又称数据选择器或多路开关，常用MUX表示。它是一种多路输入、单路输出的组合逻辑电路。,一、多路选择器(Multiplexer),1逻辑特性,(1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。,(2) 构成思想,多路选择器的构成思想相当于一个单刀多掷开关，即,2典型芯片,常见的多路选择器
21、有4路、8路和16路选择器。,(1) 四路数据选择器74153,图(a)、(b)是型号为74153的双4路选择器的管脚排列图和逻辑符号。该芯片中有两个4路选择器。其中，D0D3为数据输入端；A1、A0为选择控制端；Y为输出端；G为使能端。,(2)四路数据选择器74153的功能表,(3) 74153的输出函数表达式,式中，mi为选择变量A1、A0组成的最小项，Di为i端的输入数据，取值等于0或1。,类似地，可以写出2n路选择器的输出表达式为,式中，mi为选择控制变量An-1，An-2，A1，A0组成的最小项；Di为2n路输入中的第i路数据输入，取值0或1。,3应用举例,多路选择器除完成对多路数据
22、进行选择的基本功能外，在逻辑设计中主要用来实现各种逻辑函数功能。,(1) 用具有n个选择变量的多路选择器实现n个变量函数,分三种情况讨论：,一般方法：将函数的n个变量依次连接到MUX的n个选择变量端，并将函数表示成最小项之和的形式。若函数表达式中包含最小项mi，则相应MUX的Di接1，否则Di接0。,例1 用多路选择器实现以下逻辑函数的功能：F(A,B,C)=m(2,3,5,6),解 由于给定函数为一个三变量函数故可采用8路数据选择器实现其功能，假定采用8路数据选择器74152实现。方案：将变量A、B、C依次作为8路数据选择器的选择变量，令8路数据选择器的 D0=D1=D4=D7=0，而D2=
23、D3=D5=D6=1即可。,可通过比较8路数据选择器的输出表达式和给定函数表达式得到验证。,据此可作出用8路选择器实现给定函数的逻辑电路图，如下图所示。,上述方案给出了用具有n个选择控制变量的多路选择器实现n个变量函数的一般方法。,是否正确？,逻辑函数F的表达式为,比较上述两个表达式可知：要使Y=F，只需令A2=A,A1=B,A0=C且D0=D1=D4=D7=0，而D2=D3=D5=D6=1即可。,八路数据选择器的输出函数表达式为：,(2) 用具有n个选择控制变量的多路选择器实现n+1个变量的函数,一般方法：从函数的n+1个变量中任选n个作为MUX的选择控制变量，并根据所选定的选择控制变量将函
24、数变换成的形式 ，以确定各数据输入Di。假定剩余变量为X，则Di的取值只可能是0、1、 或 四者之一。,例2 假定采用4路数据选择器实现逻辑函数F(A,B,C)=m(2,3,5,6),解：首先从函数的3个变量中任选2个作为选择控制变量，然后再确定选择器的数据输入。假定选A、B与选择控制端A1、A0相连，则可将函数F的表达式表示成如下形式：,显然，要使4路选择器的输出W与函数F相等，只需 、 、 、 。据此，可作出用4路选择器74153实现给定函数功能的逻辑电路图。,据此，可作出实现给定函数功能的逻辑电路如下图所示。,可见，选择控制变量不同，将使数据输入不同。,可将函数F的表达式表示成如下形式：
25、,假定选择A、C与选择控制端A1、A0相连，数据端如何？,当函数的变量数比MUX的选择控制变量数多两个以上时， 一般需要加适当的逻辑门辅助实现。,(3) 用具有n个选择控制变量的多路选择器实现n+1个以上变量的函数,例3 用4路选择器实现4变量逻辑函数 F(A,B,C,D)=m(1,2,4,9, 10,11,12,14,15) 的逻辑功能。,解 用4路选择器实现该函数时，应从函数的4个变量中 选出2个作为MUX的选择控制变量。原则上讲，这种选择是任 意的，但选择合适时可使设计简化。, 选用变量A和B作为选择控制变量, 选用变量C和D作为选择控制变量,由上述可见，用n个选择控制变量的MUX实现n
26、+2个以上变量的函数时，MUX的数据输入函数Di一般是2个或2个以上变量的函数。函数Di的复杂程度与选择控制变量的确定相关，只有通过对各种方案的比较，才能从中得到最简单而且经济的方案。,解 假定选取函数变量A、B作为MUX的选择控制变量A1、A0，可对F1、F2作如下变换。,例4 用一片双4路选择器74153实现4变量多输出函数。 函数表达式为F1(A,B,C,D)=m(0,1,5,7,10,13,15)F2(A,B,C,D)=m(8,10,12,13,15),注意选择变量一致！？,若令74153的1Y=F1，2Y=F2，则根据变换后的表达式可确定个数据输入端的值如下：,实现函数F1和F2的电
27、路连接图如右图所示。,二、多路分配器(Demultiplexer),多路分配器又称数据分配器，常用DEMUX表示。多路分配器的结构与多路选择器正好相反，它是一种 单输入、多输出组合逻辑部件，由选择控制变量决定输入 从哪一路输出。如图所示为4路分配器的逻辑符号。,图中，D为数据输入端，A1、A0为选择控制输 入端，f0 f3为数据输 出端。,逻辑设计时可以灵活使用这些电路实现各种逻辑功能。,多路分配器常与多路选择器联用，以实现多通道数据分时传送。例如，利用一根数据传输线分时传送8路数据的示意图如下图所示。图中，在公共选择控制变量ABC的控制下，分时实现Difi的传送(i=07)。,解 设比较的两
28、个3位二进制数分别为ABC和XYZ，将译 码器和多路选择器按图所示进行连接，即可实现ABC和XYZ的等值比较。,例4 用8路选择器和3-8线译码器构造一个3位二进制数等值比较器。,图中，若ABC=XYZ，则多路选择器的输出F=0，否则F=1。用类似方法，采用合适的译码器和多路选择器可构成多位二进制数比较器。,数字系统中最典型的时序逻辑电路是计数器和寄存器。由于计数器和寄存器的应用十分广泛，所以，被制作成 中规模集成电路的定型产品供用户选用。要求在掌握外部特 性后，根据需要对器件进行合理选择、灵活使用。,7.2.1 计数器,一、概述,1什么是计数器？广义地说，计数器是一种能在输入信号作用下依次通
29、过 预定状态的时序逻辑电路。,就常用的集成电路计数产品而言，可以对其定义如下：计数器：是一种对输入脉冲进行计数的时序逻辑电路，计数的脉冲信号称作“计数脉冲”。,7.2 常用中规模时序逻辑电路,2计数器的种类,计数器的种类很多，通常有不同的分类方法。(1)按工作方式可分为同步计数器和异步计数器； (2)按进位制可分为二进制计数器、十进制计数器和任意进制计数器； (3)按功能又可分为加法计数器、减法计数器和加/减可逆计数器等。,3功能一般具有计数、保存、清除、预置等功能。,计数器中的“数”是用触发器的状态组合来表示的。计数器在运行时，所经历的状态是周期性的，总是在有限个状态中循环，通常将一次循环所
30、包含的状态总数称为计数器的“模”。,174193的管脚排列图及逻辑符号,二、典型芯片-四位二进制同步可逆计数器74193,74193管脚排列图及逻辑符号分别如图(a)、(b)所示。,2引脚功能,3功能表,表中，CLR为高电平，计数器清“0”； 为低电平，计数器预置D、C、B、A输入值；计数脉冲由CPU 端输入时，累加计数；计数脉冲由CPD端输入时，累减计数。,1构成模小于16的计数器,通过利用计数器的清除、预置等功能，可以很方便地实现模小于16的计数器。,例如 用74193构成模10加法计数器。,解 假设计数器的初始状态为Q3Q2Q1Q0 = 0000，其状态变化序列如下：,三、74193应用
31、举例,74193的模为16。在实际应用中，可根据需要用74193构成模小于16或大于16的计数器的。,根据74193的功能表，实现模10加法器功能的逻辑电路可用右图所示。,图中， 和CPD接逻辑1，CPU接计数脉冲CP，74193工作在累加计数状态。,为什么在“1010”时清0呢？,注意：当计数器输出由1001变为1010时，图中与门输出为1，该信号接至清除端CLR，计数器状态立即变为0000，当下一个计数脉冲到达时，再由00000001，继续进行加1计数。,例: 用两片74193构成模(147)10的加法计数器。,解 设计数器状态变化序列为(0)10(146)10，当计数器状态由(146)1
32、0变为(147)10（即(10010011)2 ）时，令其回到(0)10状态。根据74193的功能，可构造出模(147)10 加法计数器的逻辑电路图。,2构成模大于16的计数器,利用计数器的进位输出或借位输出脉冲作为计数脉冲，可将多个4位计数器进行级联，并恰当地使用预置、清除等功能，构成模大于16的任意进制计数器。,模(147)10 加法计数器的逻辑电路如下图所示。,图中，片和片的CPD端 均接1，Cr端为清除控制端。计数脉冲由片的CPU端输入，片的进位输出脉冲 经反相后作为片的计数脉冲。工作时先将计数器清零，然后在计数脉冲作用下开始加1 计数，当计数器状态Q7Q6Q5Q4Q3Q2Q1Q0=1
33、0010011时，产生一个 高电平，将计数器清零，实现模147加法计数。,174290的引脚图和逻辑符号,芯片内部包括4个主从JK触发器。触发器0构成模2计数器，计数脉冲由CPA提供；触发器13组成异步模5计数器，计数脉冲由CPB提供。芯片共有6个输入和4个输出。其中，R0A、R0B为清零输入信号，高电平有效；R9A、R9B为置9（即二进制1001）输入信号，高电平有效；CPA、CPB为计数脉冲信号；QD、QC、QB、QA为数据输出信号。,四、集成异步计数器,最常用的中规模异步时序逻辑器件有二五十进制加法计数器74290等集成器件。,274290的功能,（1）异步清零功能：当R9AR9B=0且
34、R0A=R0B=1时，不需要输入脉冲配合，电路可以实现异步清零操作，使QDQCQBQA=0000。（2）异步置9功能：当R9A=R9B=1时，不论R0A、R0B及输入脉冲为何值，均可实现异步置9操作，使QDQCQBQA=1001。（3）计数功能：当R9AR9B=0且R0AR0B=0时，电路实现3种计数功能。 模2计数器：若将计数脉冲加到CPA端，并从QA端输出，则可实现1位二进制加法计数（二分频）。 模5计数器：若将计数脉冲加到CPB端，并从QDQCQB端输出，则可实现五进制加法计数 模10计数器：用74290构成模10计数器有两种不同的方法，一种是构成8421码十进制计数器，另一种是构成54
35、21码十进制计数器。,用74290构成模10计数器的两种方法连接示意图：,例: 用74290设计一个模8加法计数器。,74290除完成上述基本功能外，亦可构成其他计数器。,1、状态转移图,2、逻辑电路图,寄存器：数字系统中用来存放数据或运算结果的一种常用逻辑部件。,功 能：中规模集成电路寄存器除了具有接收数据、保存数据和传送数据等基本功能外，通常还具有左、右移位，串、并输入，串、并输出以及预置、清零等多种功能，属于多功能寄存器。,中规模集成电路寄存器的种类很多，例如，74194是一种常用的4位双向移位寄存器。,7.2.2 寄存器,一、典型芯片,174194的管脚排列图和逻辑符号,74194共有
36、10个输入，4个输出。,2引脚功能,3功能表,从功能表可知，双向移位寄存器在S1S0和 的控制下可完成数据的并行输入（ S1S0 =11）、右移串行输入（ S1S0 =01），左移串行输入（ S1S0 =10）、保持（ S1S0 =00）和清除（ =0）等五种功能。,二、应用举例,寄存器除完成预定功能外，在数字系统中还能用来构成计数器和脉冲序列发生器等。,例1 用四位双向移位寄存器74194构成模8计数器。计数器状态QDQCQBQA的变化序列为,解 由74194的功能表可知，满足给定计数状态变化序列，只需将QDQCQBQA预置初始状态0000后，将S1S0接10，并令DR与 连接即可。,例2
37、用一片74194和适当的逻辑门构成产生序列01110100的序列发生器。,解 序列信号发生器可由移位寄存器和反馈逻辑电路构成，其结构框图如下图所示。,假定序列发生器产生的序列周期为p，移位寄存器的级数(触发器个数)为n，应满足关系 2n p。本例的 p=8，故 n3，可选择n=3。,设输出序列 Z=a7a6a5a4a3a2a1a0 ,下图列出了所要产生的序列(以p=8周期重复，最右边信号先输出)与寄存器状态之间的关系。,图中，数码下面的水平线段表示移位寄存器的状态。将a5a6a7=100作为寄存器的初始状态，即QDQCQB=100,从QB产生输出，由反馈电路依次形成a4a3a2a1a0a7a6
38、a5作为右移串行输入端DR的输入，这样便可在时钟脉冲作用下，产生规定的输出序列。,根据图中序列与状态转移的关系，可知电路反馈信号与状态的关系如左表所示。,根据上述表达式和74194的功能表，可画出该序列发生器的逻辑电路如右图所示。,由表可得到反馈函数F的逻辑表达式为,该电路的工作过程为：在S1S0的控制下，先置寄存器74194的初始状态为QDQCQB =100，然后令其工作在右移串行输入方式，从Z端产生所需要的脉冲序列。,例如 用一片74193和8路数据选择器构成产生序列01110100的序列发生器。,能否用本章介绍的其他器件构成序列发生器呢？,假定74193的初始状态为“0”。,应该如何连接
39、呢？,7.3.1 集成定时器555及其应用,集成定时器555是一种将模拟功能与逻辑功能巧妙地结合在一起的中规模集成电路。该电路可以很方便地构成多谐振荡器、施密特触发器和单稳态触发器等电路，完成脉冲信号的产生、定时和整形等功能，因而在控制、定时、检测、仿声、报警等方面有着广泛应用。常用的集成定时器有5G555(TTL电路)和CC7555(CMOS电路)等。下面以5G555为例说明其功能和应用。,7.3 常用中规模信号产生与变换电路,信号产生与变换电路常用于产生各种宽度、幅值的脉冲信号，对信号进行变换、整形以及完成模拟信号与数字信号之间的转换等。最常用的有555、AD、DA等中规模集成电路。,一、
40、5G555的电路结构与逻辑功能,1电路结构,(1) 结构图和管脚排列图 5G555的电路结构图和管脚排列图分别如图(a)、图(b)所示。,(2) 组成,集成定时器5G555由电阻分压器、电压比较器、基本R-S触发器、放电三极管和输出缓冲器五部分组成。比较器C1和C2的输出直接控制基本R-S触发器的状态和放电三极管T的状态，从而决定整个电路的输出状态。, 电阻分压器,由3个阻值均为5k的电阻串联构成分压器，为电压比较器C1和C2提供参考电压VR1、VR2。,当电压控制端CO外加控制电压vco时，比较器的参考电 压将发生变化。,当电压控制端CO不外加控制电压vco时， ；,为了防止干扰，当不外加控
41、制电压时，CO端一般通过一个小电容(如0.01F)接地，以旁路高频干扰。, 电压比较器C1和C2,电压比较器C1和C2是两个结构完全相同的理想运算放大器。当运算放大器的同相输入V+大于反相输入V-时，其输出为高电平1信号；而当V+小于V-时，其输出为低电平0信号。,比较器C1 的V+接参考电压VR1，V-与阈值输入端TH相连，输出端R的状态取决于阈值输入信号vTH与VR1的比较结果。 当VR1vTH时，R为高电平1； 当VR1vTH时，R为低电平0。,比较器C2的V+与触发输入端相连，V-接参考电压VR2，输出端S的状态取决于触发输入信号 与VR2的比较结果。当 VR2时，S为高电平1； 当
42、VR2时，S为低电平0。, 基本R-S触发器与非门G1和G2构成基本R-S触发器。触发器输入信号R、S为比较器C1、C2的输出，触发器 端状态为输出端OUT的状态，触发器 端状态控制放电三极管T的导通与截止。当外部复位信号 为0时，可使vo=0，定时器输出直接复位。, 放电三极管T 放电三极管T构成泄放电路，T的集电极即输出端D。若将D端经过一个外接电阻接至电源，即可组成一个反相器。当 时，T导通，D端输出为低电平0；当 时，T截止，D端输出为高电平1。可见，D端的逻辑状态与输出端OUT的状态相同。, 输出缓冲器 G3的作用是提高负载能力、隔离负载对定时器的影响。,25G555的逻辑功能,(1
43、)外接控制电压时，5G555的逻辑功能,当CO端外接控制电压时，根据各部分电路的功能，可归纳出5G555的逻辑功能如下表所示。,5G555的功能表,(2) 不外接控制电压时，5G555 的逻辑功能,不外接控制电压时5G555的功能表,二、5G555的应用举例,由于5G555具有电源范围宽、定时精度高、使用方法灵活、带负载能力强等特点，所以它在脉冲信号产生、定时与整形等方面的应用非常广泛。,1用5G555构成多谐振荡器,多谐振荡器又称矩形波发生器，它有两个暂稳态，电路一旦起振，两个暂稳态就交替变化，输出矩形脉冲信号。,(1)电路构成及工作原理, 电路构成用5G555构成的多谐振荡器电路及其工作波
44、形图如图(a)、(b)所示。,电路由5G555外加两个电阻和一个电容组成。5G555的D端(即放电三极管T的集电极)经R1接至电源VCC，构成一个反相器。电阻R2和电容C构成积分电路。积分电路的电容电压vC作为电路输入接至输入端TH和 。, 电路的工作原理,电路的工作原理可归纳为电容C充电、放电的过程。, 电容C充电：接通电源VCC的瞬间，电容C上的电压vC不能突变，故TH端的电压 ， 端的电压 ，输出端OUT的状态为1（ ），放电三极管T截止，电源VCC经过R1、R2对电容C充电，vC 逐渐上升，电路处在第一个暂稳态。, 电容C由放电转为充电：当电容C上的电压vC下降到 时，使输出OUT又从
45、低电平0变为高电平1，放电三极管T截止，电源VCC再经 R1、R2向C充电，电路返回到第一个暂稳态., 电容C放电：当电容上的电压 Vc 逐渐升高到 时，由于TH 端和 端的电压为 ，使输出端OUT的状态变为0，放电三极管T导通，电容 C 经R2 和 T 放电，vC逐渐下降，电路处在第二个暂稳态。,注：电路周而复始地在两个暂稳态之间交替变换，便产生了如图所示的矩形脉冲信号输出！,(2) 输出脉冲信号参数的计算,输出高电平的持续时间tH是电容电压uC从 上升 到 所需要的时间，它与充电回路的时间常数（R1+R2)C 相关，近似计算公式为 tH 0.7(R1+R2)C,输出低电平的持续时间tL是电
46、容电压uC从 下降 到所需的时间，它与放电回路的时间常数R2C相关，近似计算公式为 tL 0.7 R2 C,矩形波振荡周期TW的近似计算公式为TW tH + tL 0.7(R1+2R2)C,矩形波振荡频率f的近似计算公式为,矩形波的占空比Q的近似计算公式为,(3) 占空比可调的多谐振荡器,在前面介绍的多谐振荡器图电路中，一旦选定电阻R1和R2，输出信号的占空比Q便固定下来。能否令占空比可调？,在原电路基础上增加一个可调电阻RW，并利用二极管的单向导电性，用D1、D2两个二极管将充电回路和放电回路隔离开，便构成了下图所示占空比可调的多谐振荡器。调节电阻RW的阻值就可改变输出矩形波的占空比Q。,可
47、变电阻RW分成两部分，靠近R1一侧的部分和R1一起构成RA，靠近R2一侧的部分和R2一起构成RB。电源VCC通过RA、D1向电容C充电;电容C通过D2、RB及内部的放电三极管T放电。充、放电回路的时间常数决定输出信号高、低电平的持续时间。调节RW，便可改变RA和RB的阻值，进而改变输出矩形波的占空比。,占空比Q为,输出信号的高、低电平持续时间分别为 tH 0.7RA C ； tL 0.7RB C,2用5G555构成施密特触发器,(1) 施密特触发器,施密特触发器是一种特殊的双稳态时序电路，与一般的双稳态触发器相比，它具有如下两个特点：, 施密特触发器属于电平触发，对于缓慢变化的信号 同样适用。
48、只要输入信号电平达到相应的触发电平，输出信 号就会发生突变，从一个稳态翻转到另一个稳态，并且稳态 的维持依赖于外加触发输入信号。, 对于正向和负向增长的输入信号，电路有不同的阈 值电平。这一特性称为滞后特性或回差特性。,一种常用施密特触发器的逻辑符号和电压传输特性如下图所示，该器件实际上是一个具有滞后特性的反相器。,图中， VT+ ：vi上升时的阈值电压，称为正向阈值电平或上限触发电平。VT- ：vi下降时的阈值电压，称为负向阈值电平或下限触发电平。VT：VT+ 和 VT-之间的差值，称为回差电压(或滞后电压)。即VT = VT+ - VT-,(2) 5G555构成的施密特触发器,用5G555构成的施密特触发器原理图及其传输特性分别如图 (a)、(b)所示。,将5G555的TH端和 端连接在一起作为信号输入端，OUT作为输出端，便构成了一个施密特反相器。, 工作原理, vi从0开始逐渐升高,该电路的回差电压为 UT = UT+ - UT- =, vi从高于 逐渐下降,传输特性如图(b)中的 defa。, 典型应用,施密特触发器的典型应用有波形变换、脉冲整形、幅值鉴别等。,
