1、1实验一 1 位全加器电路的设计一、实验目的1、学会利用 Quartus 软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用 Quartus 软件对设计电路进行仿真的方法；3、理解层次化的设计方法。二、实验内容1、用原理图输入方法设计完成一个半加器电路。并进行编译与仿真。2、设计一个由半加器构成 1 位全加器的原理图电路，并进行编译与仿真。3、设计一个由 1 位全加器构成 4 位加法器的原理图电路，并进行编译与仿真。三、实验步骤1. 使用 Quartus 建立工程项目从【开始】【程序】【ALtera】【QuartusII6.0】打开 Quartus 软件，界面如图 1-1 示。图 1-1 Q
2、uartus 软件界面在图 1-1 中从【File】【New Project Wizard.】新建工程项目，出现新建项目向导 New Project Wizard 对话框如图 1-2 所示。该对话框说明新建工程应该完成的2工作。在图 1-2 中点击 NEXT 进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。输入项目目录如E:0512301 first、工程项目名称和顶层实体名同为 fadder。图 1-2 新建工程向导说明对话框3图 1-3 新建工程目录、项目名、顶层实体名对话框接着点击 NEXT 进入新建添加文件对话框如图 1-4 所示。
3、这里是新建工程，暂无输入文件，直接点击 NEXT 进入器件选择对话框如图 1-5 所示。这里选择Cyclone 系列的 EP1C6Q240C8。图 1-4 新建添加文件对话框4图 1-5 器件选择对话框点击 NEXT 进入添加第三方 EDA 开发工具对话框如图 1-6 所示。5图 1-6 添加第三方 EDA 开发工具对话框本实验只利用 Quartus 集成环境开发，不使用其它 EDA 开发工具，直接点击NEXT 进入工程信息报告对话框如图 1-7 所示。点击 Finish 完成新建工程项目的建立如图 1-8 示。6图 1-7 工程信息报告对话框图 1-8 工程项目建立完成界面72、新建半加器原
4、理图文件在图 1-8 中从【File】【New.】打开新建文件对话框如图 1-9 所示。选择 Block Diaoram/Schematic File 按 OK 按钮建立图形设计文件。缺省名为 Block1.bdf如图 1-10 所示。图 1-9 新建文件对话框8图 1-10 新建 Block1.bdf 界面在 Block1.bdf 窗口中任意处双击,弹出添加元件符号对话框图，这里先选择一个与门如图 1-11 所示。图 1-11 添加元件符号对话框单击 OK 。与门符号被附在鼠标指针上，在 Block1.bdf 窗口中适当位置点击一下，放置该符号。按 ESC 键后，完成一次元件的放置，再选择与
5、放置其它元件和引脚，双击引脚符号在弹出的对话窗口中可改变其名称。元件和引脚放置完成后进9行连线，连线时，当鼠标位于一个符号引脚上或图表模块边沿时连线工具变为十字形，移动鼠标，选择开始点，按住左键拖动鼠标至结束点放开。从而完成半加器电路的设计，如图 1-12 所示。图 1-12 半加电路原理图点击保存 bdf 文件，接受默认的路径和文件类型，文件名改为 hadder.。默认Add file to current project 选项选中。如图所示 1-13 所示，10图 1-13 将 bdf 文件存盘对话框3、 编译综合，生成半加器模块符号如图 1-14，在 Project Navigator
6、窗口的 File 标签中的 hadder.bdf 文件单击右键，在弹出的菜单中点击 Set as Top-Level Entity，将 hadder.bdf 文件设置为顶层实体。图 1-14 将文件设置为顶层实体选择【Processing】 【Start Compilation】或用编译快捷图标进行全程编译。11若有错误，根据信息窗口提示找出并更正错误，直至编译成功为止。如图 1-15 所示。图 1-15 编译成功窗口在图 1-15 窗口中，单击 确定 进入编译报告窗口，可查看编译报告、综合报告、适配报告、时序分析报告等。本实验暂不分析此报告。如图 1-16，选择【File】【 Creat/U
7、pdate】【Creat Symbol FILes for Current file】将设计好的半加器原理图文件生成一个模块符号文件 hadder.bsf。124、创建全加器原理图文件并进行编译综合从【File】【New.】打开新建文件对话框，选择 Block Diaoram/Schematic File 再新建一个全加器顶层原理图文件。在新建原理图窗口中任意处双击，弹出添加元件符号对话框，在 Project 目录下，选择 hadder ，窗口中出现一个大的符号，如图 1-17 就是半加器原理图生成的模块符号。13图 1-17 添加模块符号对话框添加两个半加器模块符号，再添加一个或门和输入输出
8、引脚，完成全加器电路的设计如图 1-18 所示。图 1-18 全加器电路图点击保存，文件名为 fadder.bdf，再将 fadder.bdf 置为顶层，进行全程编译，直至编译成功。如图 1-19、1-20 所示。图 1-19 将 fadder.bdf 置为顶层对话框14图 1-20 编译成功对话框5、建立全加器仿真文件点击新建按钮，出现新建文件对话框如图 1-21 所示，选择 othersVector Waveform File，出现仿真文件编辑界面如图 1-22 所示。图 1-21 新建仿真文件对话框15图 1-22 仿真编辑窗口选择【Edit】【End time】出现设置仿真时间长度对话
9、框如图 1-23 所示，如可设为 10us，单击 OK 结束设置图 1-23 设置仿真时间长度对话框16选择【Edit】【Grid Size】出现设置仿真网格对话框如图 1-24 所示，如可设为 100ns，单击 OK 结束设置。图 1-24 设置仿真网格对话框在图 1-22 中 Name 下方空白区域右击出现操作菜单，选择 Insert Node or Bus，弹出添加节点或总线对话框如图 1-25 所示， 图 1-25 添加节点或总线对话框选择 Node Finder 出现查找节点对话框如图 1-26 所示。在 Filter 栏中选择Pins:all，在 Look in 栏中选择 Fadd
10、er，点击 List 按钮。出现节点列表选择对话框如图 1-27 所示。点击中间全选按钮 再点击 OK ，所示节点被加到波形编辑窗口如图 1-28 所示。17图 1-26 节点查找对话框图 1-27 节点列表对话框18图 1-28 添加节点后的波形编辑窗口分别选择节点 ain,bin,cin，利用波形编辑按钮设置节点的输入波形如图 1-29 所示，并保存波形文件为 fadder.vwf。图 1-29 节点输入波形设置选择【Assignments】【Setting】在弹出窗口的 Category 下单击 Simultor setting，出现 Simultor setting 对话框，在 Sim
11、ultor input 栏中设置仿真文件路径指向 fadder.vwf 如图 1-30 所示，单击 OK 结束设置。19图 1-30 仿真波形设置选择【Processing】 【Start simulation】或用快捷按钮进行波形仿真。仿真成功后，生成全加器的仿真波形如图 1-31 所示图 1-31 全加器的仿真波形206、引脚锁定选择【Assignments】【Assignment Editor】在弹出的分配管脚对话窗口中的Category 栏中 Pin，在 To 栏中双击选择端口名称，在 Location 栏中输入相应的管脚，如图 1-32 所示。设置完成后保存，然后关闭该对话框。图 1
12、-32 分配管脚对话窗口选择【Assignments】【Device】 ，在出现的 Device 对话框中点击 Device&Pin Options，出现 Device&Pin Options 对话框，选择 Unused Pins 标签将未使用管脚设置为高阻输入，如图 1-33 所示。21图 1-33 未使用管脚设置7、编程下载将 fadder.bdf 文件设置为顶层，重新进行全程编译，直至编译成功。用下载电缆将计算机与 FPGA 主板上 JATG 口连接，选择【Tools 】【Programmer】或点击工具栏中的编程快捷按钮打开编程器窗口并自动打开配置文件 fadder.sof，选中 Pr
13、ogram/Confiure，如图 1-34 所示。单击 Start 按钮开始进行下载配置，直至配置成功。8、观察实验结果实验任务二、全加器 VHDL 语言的输入方法。1、 新建工程项目 （同上）2、 新建半加器文本文件，并进行全程编译22从【File】【New.】打开新建文件对话框如图 1-35 所示。选择 Vhdl file 按 OK 按钮建立文本设计文件。缺省名为 Vhdl1.vhd 如图 1-36 所示。输入 VHDL 文本文件如图 1-37 示，并保存名为 hadder.vhd，将 hadder.vhd 文件设置为顶层，并进行编译。方法同上。3、 新建 VHDL 文本文件，名为 fadder.vhd，并进行全程编译。方法同上。4、 建立全加器仿真文件，方法同上。5、 引脚锁定与编程下载，方法同上。6、 观察实验结果实验任务三、四位全加器的原理图输入编译仿真与编程下载
