1、现代微波频率合成器技术 讲座,教师 刘光祜 Liu Guanghu,第一章 频率合成器基本指标频率合成由一个参考频率通过电路技术产生一个或多个频率信号的 技术。 参考频率源高稳定、高纯频谱基准源，一般是XO、TCXO、OCXO 一、频率合成器主要指标1、单边带相位噪声 L（fm） （1）基本概念： 因噪声对输出频率随机调角造成输出频率的瞬时随机抖动（短期频率稳定度），主谱两侧产生噪声边带； 在时域，可用阿仑方差表征这种短期频率稳定度； 在频域，可用相位噪声表征瞬时频率稳定度； 短稳与相噪可以换算 Ulrich L.Rohde:【Microwave and Wireless Synthesize
2、rs Theory and Design】 相位噪声单位：dBc/Hz Hz。,L（fm）与基带上相位噪声（t）功率谱密度的关系：fm付氏频率，fm即基带相位噪声的频率,图2是相位噪声在RF上的测量方法RF上的单边带相位噪声,（2）LC反馈振荡器关于相位噪声的Leeson模型及结论,几点分析：,（半带宽）时，,*,*,* 推论 ：振荡器后接高QH谐振器可使谐振器带外振荡管 应采用低噪声管，且fc（闪烁噪声）要低。低和高QL振荡器相位噪声谱（幂律谱）的区别:,虚线表明，加入高QH谐振器能改善振荡器的相位噪声,相位噪声的重要性（举例）（1）接收机本振相噪因“倒易混频”进入中频通带；（2）AMTI/
3、PD雷达中载波相噪会降低“改善因子”；（3）复杂数字调制（如QAM）接收机中，本征相噪下降，误码率增加2、非谐波杂散（1）基本概念：* 除输出频率之外的其它寄生信号（不含噪声）相对于主谱的最大功率。*单位：dBc；*杂散一般是以寄生调频边带形式产生（见图六b）,.,（2）产生杂散的原因：* PLL频综：鉴相杂散，分数杂散；* DDS频综：原因、成分复杂； *混频的组合干扰；*时钟寄生调频；*电源50Hz寄生调频。,图 六a 相位噪声,图 六b 鉴相杂散,（3）强调杂散抑制指标的意义,3、跳频时间 （1）基本概念：频综从f1跳至f2，在误差范围内所需时间，数量级：sms； （2）跳频时间的重要性
4、：捷变频体制； （3）跳频时间测量：调制域分析仪、信号分析仪、存贮示波器；二、频率合成器的其他指标4、频率漂移 （1）频率温漂 ppm（106）（工作温度范围） （2）频率时漂（老化率） ppm/时间长期频率稳定度频率漂移由频率合成器的参考源唯一确定。,5、输出频率和分辨率（步长） 窄带源、宽带源、点频源6、谐波抑制 谐波是波形指标，并非寄生杂散7、输出功率及功率波动 功率波动指标较高时，需要稳幅8、跳频方式：串口、并口9、负载牵引：输出口指标对负载的敏感度，可用隔离器输出消除。第二章 直接频率合成（DS）直接频率合成是只采用非线性单元电路（混频、分频、倍频等）实现频率合成的技术。一、放大器对
5、输出相噪的影响1、加性噪声会引起的放大器相位噪声,放大器的相噪基底（图八的分析结论）：,对数表示：,分析：,F 放大器噪声系数；Psi 放大器输入功率,T,2、闪烁噪声 （1/ fc噪声）闪烁噪声成因复杂，它使近端相噪基底抬高。,考虑fc时的近似公式：,二、混频器输出的相位噪声,和,不相关，, 二者功率谱密度相加,几点分析：* 混频器输出相噪由相噪差的一路决定；* 两输入信号相噪相同时，输出相噪恶化3dB；* 混频是提高频综输出频率而不恶化相噪的重要手段。,三、倍频器输出的相位噪声,分析图12，理想倍频时：,倍频器件：*集成倍频器（有源、无源）*分立元件：二、三极管、变容管、SRD；,一个问题
6、： 20lgN的恶化是否不能超越？否,四、分频器输出的相位噪声,图13示例：A整体倍频B倍频链中插入窄带滤波(高Q)CPLL倍频,由图14，理想分频时：,分频器存在底噪（触发相位噪声），导致相噪的降低可能达不到上述值,图十五 某集成分频器的底噪,五、直接频率合成器举例,功能：5MHz参考源，输出：4080MHz，1Hz步长 缺点：设备量极大 如改用新技术DDS（1片）+单片机，设备大大简化,图十六 直接频率合成器实例,第三章 锁相频率合成（PLL FS）一、数字分频PLL频率合成器基本原理,图十七 基本PLL频率合成框图,缺点：* 单模前置分频提高了输出频率，但使分辨率降低(分辨率为VfPD)
7、； * 采用电压输出PFD，存在死区、且对LF要求高。,二、PLL FS IC主流技术之一双模前置分频（吞脉冲技术）,图十八 双模分频PLL频率合成器框图,*分辨率: 仍为fPD，*常用p/p+1：4/5，8/9，16/17，32/33，64/65*单片FS IC已高达8GHz以上。,BA,三、PLL FS IC主流技术之二电荷泵输出PFD,图十九 电荷泵输出PFD示意图,采用电荷泵PD后的PLL相位模型：,图二十 电荷泵PLL频综相位模型,典型环路滤波器：,其中：,图二十一 三环路滤波器,LF的传递函数因电荷泵而成为阻抗函数：,环路传输：,结论：采用电荷泵PD，无源LF也使PLL成为4阶二型
8、PLL。,关于设计方法： 软件： * ADI Sim PLL* NSC Easy PLL 资料： *NSC AN 1001* Dean Banerjee: NSC PLL performance, Simulation and Design,关于单片PLL FS的跳频送数方式一般为三线（CLOCK，DATA，LE）串口送数,四、输出相位噪声估算,图二十二 PLL频综输出相噪示意图,PLL FS环路带宽内的相噪：,例：采用ADF4106，,其中,fPD鉴相频率 N对fPD的倍频值 PN(1Hz)：鉴相器的1Hz归一化低噪,则：,相噪差的VCO对环路带宽内相噪仍存在影响.,环路带宽以外的相噪主要由
9、VCO的相噪决定。,五、主要杂散与跳频时间鉴相杂散IN-PLL-FS的最主要杂散；分数杂散FN-PLL-FS的最主要杂散；跳频时间 环路带宽wn 增加， 减小，但上述两种杂散会增加 ；PLL FS的跳频时间一般数十s以上wn选取原则：,（IN-PLL）,（FN-PLL）,六、采用电压输出型PD的频率合成器,无阻尼振荡频率,阻尼系数,图二十三,应用：* PLL FS IC的典型产品PE3236*模拟PLL：采用分立的PFD，其底噪可低至-230dBc/Hz以下； 七、分数分频锁相频率合成（FN-PLL-FS）PLL FS主流技术之三,公式：,分子取值,步长,图二十四,特点：* 步长fPD，实现了
10、细步长，但并未降低相噪(仍用22页公式)；* 分数杂散出现，可能很靠近主谱线（距主谱最近值为 ）,图二十五 某FS-PLL-FS的分数杂散实例,*具有快锁功能的FN-FS，可实现20s； *有各种减小分数杂散的措施与专利，-调制技术； *单片FN PLL FS 已可工作在6GHz,第四章 直接数字频率合成（DDS）一、DDS基本原理DDS基本思想：从相位概念出发来完成数字波形合成；,图二十六 DDS基本原理框图,原理：,信号周期相位为2，每个时钟相位累加一次；最小相位增量,完成2相位（一周期）经过的时钟个数,FCW=k 时，每次累加相位增量, DDS输出信号的周期,输出频率,二、DDS的特点1
11、、低相位噪声*DDS实为特殊小数分频器；*近端相噪由时钟相噪决定，在DDS底噪之上还可因分频而优化；*DDS底噪可低达-150dBc/Hz，它决定了DDS输出的远端相噪。2、输出频率不高（Niquist准则）工程上， ， 已高达数GHz；3、杂散复杂 杂散指标与输出带宽有关，可用分段滤波抑制杂散。4、快跳频，相位连续跳频全并口时，可小于100ns，控频码经数据处理输入时，可达s量级。,分辩率：,图二十七 AD9858杂散与输出带宽的关系,使用体会：* 高杂散常出现在 附近,越小于 fc,*正确选取输出频段，可减小杂散；*改变 fc， ，可有意外收获；,，杂散越小；,*,第五章 微波频率合成方案
12、综述 一、跳频源 1、基本PLL方案 （1）采用IN-PLL-FS芯片,图二十八 整数分频基本环频率合成框图,（2）采用FN-PLL-FS芯片,图二十九 分数分频基本环频率合成器框图,2、混频PLL方案（M/N环，相加环）,（1）PLL内下混频,图三十 PLL内下混频方框图,*杂散输出相对下面的方案较少，但需要VCO的频率高，VCO指标差些。*要注意本振泄漏，产生杂散。,(2)PLL外上混频,图三十一 PLL环外上混频方框图,* 因混频器在PLL外，输出杂散因而很多，要认真分析，避免在带内出现；* VCO频率低，其相噪指标较高，成本可能低些。,图三十三 DDS+PLL常用方案,输出：,特点：细
13、步长，跳频时间长，通带内杂散恶化,(2)PLL内插DDS,图三十四PLL内插DDS方案,输出：,特点： * 细步长，DDS杂散不恶化，,为定值时，可实现快频，,变化可实现宽带输出。,4、DDS+PLL方案(1)DDS作为PLL参考源,*,*,(3)DDS作为PLL的程序分频器,输出：,特点：细步长，低相噪，但,图三十五 作PLL的程序分频方案,5、多PLL频率合成,仪器中常用。例：HP8662A，7个PLL，,例一：用分频产生低位环,图三十六 双PLL方案一,输出：,特点：细步长，但倍频值仍不大。,例二：低位环用较小的fPD,输出：,二、点频源1、所有跳频源均可实现点频源；2、采用PLL方案时
14、，用高Q VCOVCXO，CRO，DRO；3、晶振倍频/倍频链,图三十六 双PLL方案一,第六章 设计实例,输入参考：,，TCXO；,输出频率：,步 长： 1k Hz,相位噪声： 95dBc/Hz10kHz,P1dB,方案： * 用AD4252实现1kHz步长(PLL1)* 用AD4106产生点频（PLL2)，fV2=3GHz，4fR作为fpd * PLL1环内下混频,*AD4252最大允许,的确定：,取4252的R=4，fPD1=2.5MHz，M=2500,杂 散：45dBc,PLL2带内相噪估算,PLL1带内相噪估算,PLL1环路带宽：1kHz（低频环），以保证分数杂散在环路带宽之外。,图三十八 C波段跳频源设计实例,PLL1的VCO的选择：因10kHz在环路带宽之外，VCO相噪必须小于95dBc/Hz10kHz,成都赛英科技有限公司,成都赛英科技有限公司,成都赛英科技有限公司,成都赛英科技有限公司,谢谢各位 ！,教师名片,
