1、 单指令流多数据流计算机由_(48)_。(48)A单一控制器、单一运算器和单一存储器组成B单一控制器、多个执行部件和多个存储器模块组成C多个控制部件同时执行不同的指令，对同一数据进行处理D多个控制部件、多个执行部件和多个存储器模块组成使 Cache 命中率最高的替换算法是_(49)_。(49)A先进先出算法 FIFO B随机算法 RANDC先进后出算法 FILO D替换最近最少使用的块算法 LRU _(50)_不是 RISC 的特点。(50)A指令的操作种类比较少 B指令长度固定且指令格式较少C.寻址方式比较少 D. 访问内存需要的机器周期比较少某计算机有 14 条指令，其使用频度分别如下表所
2、示；I1 0.15I2 0.15I3 0.14I4 0.13I5 0.12I6 0.11I7 0.04I8 0.04I9 0.03I10 0.03这 14 条指令的指令操作码用等长码方式编码，其编码的码长至少为_(51)_位。若只用两种码长的扩展操作码编码，其平均码长至少为_(52)_位。(51)A3 B4 C5 D6(52)A2.8 B3.4 C3.8 D4.2硬磁盘存储器的道存储密度是指_(53)_，而不同磁道上的位密度是_(54)_。(53)A沿同磁道每毫米记录的二进制位数 B同一柱面上的磁道数C.一个磁道圆周上所记录的二进制位数D沿磁盘半径方向上单位长度(毫米或英时)上的磁道数(54)
3、A靠近圆心的密度大 B靠近外边沿的密度大C.靠近圆心的密度小 D靠近半径中间的密度小中央处理器 CPU 中的控制器是由些基本的硬件部件构成的。_(55)_不是构成控制器的部件。(55)A时序部件和微操作形成部件 B程序计数器C外设接口部件 D指令寄存器和指令译码器 若某个计算机系统中 I/O 地址统一编址，访问内存单元和 I/O 设备是靠_（46）_来区分的。（46）A.数据总线上输出的数据 B.不同的地址代码C.内存与 I/O 设备使用不同的地址总线 D.不同的指令 在中断响应过程中，CPU 保护程序计数器的主要目的是_（47）_。（47）A.使 CPU 能找到中断服务程序的入口地址B.为了
4、实现中断嵌套C.为了使 CPU 在执行完中断服务程序时能回到被中断程序的断点处D.为了使 CPU 与 I/O 设备并行工工作 在 32 位的总线系统中，若时钟频率为 1000MH，总线上 5 个时钟周期传送一个 32 位字，则该总线系统的数据传送速率约为_（48）_兆字节/秒。（48）A200 B.600 C.800 D.1000 现有四级指令流水线，分别完成取指、取数、运算、传送结果四步操作。若完成上述操作的时间依次为 9ns,10ns,6ns,8ns。则流水线的操作周期应设计为_（49）_ns.(49) A.6 B.8 C. 9 D.10 从基本的 CPU 工作原理来看，若 CPU 执行
5、MOV R1，R0 指令（即将寄存器R0 的内容传送到寄存器 R1 中），则 CPU 首先要完成的操作是_（50）_（其中 PC 为程序计数器，M 为主存储器；DR 为数据寄存器；IR 为指令寄存器；AR 为地址寄存器）。（50）A.(R0)R1 B.PCAR C.MDR D.DRIR 若磁盘的写电流波形如下图所示：图中(1)波形的记录方式是_（51）_；(2)波形的记录方式是_（52）_。（51）A.调频制（FM） B.改进调频制（MFM） C.调相制（PE） D.不归零制（NRZ）（52）A.调频制（FM） B.改进调频制（MFM） C.调相制（PE） D.不归零制（NRZ） 关于 RS-
6、232C，以下叙述中正确的是_（53）_。（53）A.能提供最高传输率 9600bpsB.能作为计算机与调制解调器之间的一类接口标准C.可以用菊花链式连接D.属于一类并行接口内存按字节编址，地址从 A4000H 到 CBFFFH，共有_(1)_字节。若用存储容量为 32K*8bit 的存储器芯片构成该内存，至少需要_(2)_ 片。(1)A80K B96K C160K D192K(2)A2 B5 C8 D10中断响应时间是指_(3)_。(3)A从中断处理开始到中断处理结束所用的时间B从发出中断请求到中断处理结束所用的时间C从发出中断请求到进入中断处理所用的时间D从中断处理结束到再次中断请求的时间
7、若指令流水线把一条指令分为取指、分析和执行三部分，且三部分的时间分别是 t 取指=2ns ，t 分析=2ns，t 执行=1ns。则 100 条指令全部执行完毕需_(4)_ns。(4)A163 B183 C193 D203在单指令流多数据流计算机(SIMD)中，各处理单元必须_(5)_。(5)A以同步方式，在同一时间内执行不同的指令B以同步方式，在同一时间内执行同一条指令C以异步方式，在同一时间内执行不同的指令D以异步方式，在同一时间内执行同一条指令单个磁头在向盘片的磁性涂层上写入数据时，是以_(6)_方式写入的。(6)A并行 B并一串行 C串行 D串一并行容量为 64 块的 Cache 采用组
8、相联方式映像，字块大小为 128 个字，每 4 块为一组。若主存容量为 4096 块，且以字编址，那么主存地址应为_(7)_位，主存区号应为_(8)_位。(7)A16 B17 C18 D19(8)A5 B6 C7 D8在计算机中，最适合进行数字加减运算的数字编码是_(1)_，最适合表示浮点数阶码的数字编码是_(2)_。（1）A原码 B反码 C补码 D移码（2）A原码 B反码 C补码 D移码如果主存容量为 16M 字节，且按字节编址，表示该主存地址至少应需要_(3)_位。A16 B20 C24 D32操作数所处的位置，可以决定指令的寻址方式。操作数包含在指令中，寻址方式为_(4)_；操作数在寄存
9、器中，寻址方式为_(5)_；操作数的地址在寄存器中，寻址方式为_(6)_。（4）A立即寻址 B直接寻址 C寄存器寻址 D寄存器间接寻址（5）A立即寻址 B相对寻址 C寄存器寻址 D寄存器间接寻址（6）A相对寻址 B直接寻址 C寄存器寻址 D寄存器间接寻址三个可靠度 R 均为 0.8 的部件串联构成一个系统，如图所示。串联系统则该系统的可靠度为_(7)_。A.0.240 B.0.512 C.0.800 D.0.992在计算机系统中，构成虚拟存储器_(8)_。A只需要一定的硬件资源便可实现 B只需要一定的软件即可实现C既需要软件也需要硬件方可实现 D既不需要软件也不需要硬件数据存储在磁盘上的排列方
10、式会影响 I/O 服务的总时间。假设每磁道划分成10 个物理块，每块存放 1 个逻辑记录。逻辑记录 R1，R2，R10 存放在同一个磁道上，记录的安排顺序如表所示。记录的安排顺序物理块 1 2 3 4 5 6 7 8 9 10 逻辑记录 R1 R2 R3 R4 R5 R6 R7 R8 R9 R10 假定磁盘的旋转速度为20ms/周，磁头当前处在 R1 的开始处。若系统顺序处理这些记录，使用单缓冲区，每个记录处理时间为 4ms，则处理这 10 个记录的最长时间为_(15)_；若对信息存储进行优化分布后，处理 10 个记录的最少时间为_(16)_。（15）A.180ms B.200ms C.204
11、ms D.220ms（16）A.40ms B.60ms C.100ms D.160ms阵列处理机属于_(1)_计算机。(1)A.SISD B.SIMD C.MISD D.MIMD采用_(2)_不能将多个处理机互连构成多处理机系统。(2)A.STD 总线.交叉开关.PCI 总线 D.Centronic 总线某计算机系统的可靠性结构是如下图所示的双重串并联结构，若所构成系统的每个部件的可靠度为 0.9，即 R=0.9，则系统的可靠度为_(3)_。(3)A.0.9997 B.0.9276 C.0.9639 D.0.6561若每一条指令都可以分解为取指、分析和执行三步。已知取指时间 t 取指=5t,分
12、析时间 t 分析=2t，执行时间 t 执行=5t。如果按顺序方式从头到尾执行完 500 条指令需_(4)_ t。如果按照执行k、分析k+1、取指k+2 重叠的流水线方式执行指令，从头到尾执行完 500 条指令需_(5)_t。(4)A.5590 B.5595 C.6000 D.6007(5)A.2492 B.2500 C.2510 D.2515 两个同符号的数相加或异符号的数相减，所得结果的符号位 SF 和进位标志CF 进行（1) 运算为 l 时，表示运算的结果产生溢出。（l）A与 B或 C与非 D异或 若浮点数的阶码用移码表示，尾数用补码表示。两规格化浮点数相乘，最后对结果规格化时，右规的右移
13、位数最多为（2）位。（2） Al B2 C尾数位数 D尾数位数-l 高速缓存 Cache 与主存间采用全相联地址映像方式，高速缓存的容量为4MB，分为 4 块，每块 1MB，主存容量为 256MB。若主存读写时间为 30ns，高速缓存的读写时间为 3ns，平均读写时间为 327ns，则该高速缓存的命中率为（3） 。若地址变换表如下所示，则主存地址为 8888888H 时，高速缓存地址为（4） H。3*x+30*(1-x)=3.2730-3.27=27x（ 3 ） A 90 B 95 C 97 D99（ 4 ） A 488888 B 388888 C 288888D188888 若某计算机系统是
14、由 500 个元器件构成的串联系统，且每个元器件的失效率均为 10-7/H，在不考虑其他因素对可靠性的影响时，该计算机系统的平均故障间隔时间为（5）小时。（5）A2104 B5104 C2105 D5105 某指令流水线由 5 段组成，各段所需要的时间如下图所示。连续输入 10 条指令时的吞吐率为（6） 。（6）A10/70t B10/49t C10/35t D10/30t 某软盘有 40 个磁道，磁头从一个磁道移至另个磁道需要 5ms。文件在磁盘上非连续存放，逻辑上相邻数据块的平均距离为 lO 个磁道，每块的旋转延迟时间及传输时间分别为 100ms 和 25ms，则读取一个 100 块的文件
15、需要（24） 时间。（24）A17500ms B15000ms C5000ms D25000ms 若内存按字节编址，用存储容量为 32K8 比特的存储器芯片构成地址编号AOOOOH 至 DFFFFH 的内存空间，则至少需要_（1）_片。（1）A4 B6 C8 D10 某计算机系统由下图所示的部件构成，假定每个部件的千小时可靠度 R 均为 0.9，则该系统的千小时可靠度约为_（2）_（2）A0.882 B0.951 C0.9 D0.99 设指令由取指、分析、执行 3 个子部件完成，每个子部件的工作周期均为t采用常规标量单流水线处理机。若连续执行 10 条指令，则共需时间_（3）_t。（3）A8
16、B10 C12 D14 某计算机的时钟频率为 400MHz,测试该计算机的程序使用 4 种类型的指令。每种指令的数量及所需指令时钟数（ CPI）如下表所示，则该计算机的指令平均时钟数约为_（4）_ ；该计算机的运算速度约为（5）MIPS。（4）A1.85 B1.93 C2.36 D3.75（5）A106.7 B169.5 C207.3 D216.2 某计算机指令字长为 16 位，指令有双操作数、单操作数和无操作数 3 种格式，每个操作数字段均用 6 位二进制表示，该指令系统共有 m 条（m16）双操作数指令，并存在无操作数指令。若采用扩展操作码技术，那么最多还可设计出（6）条单操作数指令。（6
17、）A26 B（24-m） 26 1 C（24-m）26 D（24-m）（26 - 1） （1）不属于计算机控制器中的部件。（1）A.指令寄存器 IR B.程序计数器 PC C.算术逻辑单元 ALU D.程序状态字寄存器 PSW 在 CPU 与主存之间设置高速缓冲存储器 Cache，其目的是为了（2） 。（2）A扩大主存的存储容量 B提高 CPU 对主存的访问效率C既扩大主存容量又提高存取速度 D提高外存储器的速度 下面的描述中，（3）不是 RISC 设计应遵循的设计原则。（3）A.指令条数应少一些 B.寻址方式尽可能少C.采用变长指令，功能复杂的指令长度长而简单指令长度短D.设计尽可能多的通用
18、寄存器 某系统的可靠性结构框图如下图所示。该系统由 4 个部件组成，其中 2、3 两部件并联冗余，再与 1、4 部件串联构成。假设部件 1、2、3 的可靠度分别为 0.90、0.70、0.70。若要求该系统的可靠度不低于 0.75，则进行系统设计时，分配给部件 4 的可靠度至少应为（4）C 指令流水线将一条指令的执行过程分为四步，其中第 1、2 和 4 步的经过时间为t，如下图所示。若该流水线顺序执行 50 条指令共用 153t，并且不考虑相关问题，则该流水线的瓶颈第 3 步的时间为（5）t。(5)A. 2 B. 3 C. 4 D. 5 系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。
19、对于一个持续处理业务的系统而言，其（6）。(6)A.响应时间越短，作业吞吐量越小 B.响应时间越短，作业吞吐量越大C.响应时间越长，作业吞吐量越 D.响应时间不会影响作业吞吐量 在指令系统的各种寻址方式中，获取操作数最快的方式是（1） 。若操作数的地址包含在指令中，则属于（2） 方式。（1）A. 直接寻址 B. 立即寻址 C. 寄存器寻址 D. 间接寻址（2）A. 直接寻址 B. 立即寻址 C. 寄存器寻址 D. 间接寻址 系统响应时间和作业吞吐量是衡量计算机系统性能的重要指标。对于一个持续处理业务的系统而言，（3） ，表明其性能越好。（3）A. 响应时间越短，作业吞吐量越小 B. 响应时间越
20、短，作业吞吐量越大C. 响应时间越长，作业吞吐量越大 D. 响应时间不会影响作业吞吐量 若每一条指令都可以分解为取指、分析和执行三步。己知取指时间 t 取指4t，分析时间 t 分析3t，执行时间 t 执行5t。如果按串行方式执行完 100 条指令需要（4） t。如果按照流水方式执行，执行完 100条指令需要（5） t。（4）A. 1190 B.1195 C. 1200 D.1205（5）A. 504 B. 507 C. 508 D. 510 若内存地址区间为 4000H43FFH，每个存贮单元可存储 16 位二进制数，该内存区域用 4 片存储器芯片构成，则构成该内存所用的存储器芯片的容量是（6
21、） 。（6）A. 51216bit B. 2568bit C. 25616bit D. 10248bit 某大型软件系统按功能可划分为 2 段 P1 和 P2。为提高系统可靠性，软件应用单位设计了如下图给出的软件冗余容错结构，其中 P1 和 P2 均有一个与其完全相同的冗余备份。若 P1 的可靠度为 0.9，P2 的可靠度为 0.9，则整个系统的可靠度是（33） 。（33）A. 0.6561 B. 0.81 C. 0.9801 D. 0.9 在计算 z 机体系结构中，CPU 内部包括程序计数器 PC、存储器数据寄存器MDR、指令寄存器 IR 和存储器地址寄存器 MAR 等。若 CPU 要执行的
22、指令为：MOV R0, 100（即将数值 100 传送到寄存器 R0 中），则 CPU 首先要完成的操作是（1） 。（1）A. 100R0 B. 100MDR C. PCMAR D. PCIR 现有四级指令流水线，分别完成取指、取数、运算、传送结果四步操作。若完成上述操作的时间依次为 9ns、10ns、6ns、8ns，则流水线的操作周期应设计为（2） ns。（2）A. 6 B. 8 C. 9 D. 10 内存按字节编址，地址从 90000H 到 CFFFFH，若用存储容量为 16K8bit 的存储器芯片构成该内存，至少需要（3） 片。（3）A. 2 B. 4 C. 8 D. 16 CPU 中的
23、数据总线宽度会影响（4） 。（4）A. 内存容量的大小 B. 系统的运算速度 C. 指令系统的指令数量 D. 寄存器的宽度 利用高速通信网络将多台高性能工作站或微型机互连构成机群系统，其系统结构形式属于（5） 计算机。（5）A. 单指令流单数据流（SISD） B. 多指令流单数据流（MISD）C. 单指令流多数据流（SIMD） D. 多指令流多数据流（MIMD） 计算机内存一般分为静态数据区、代码区、栈区和堆区，若某指令的操作数之一采用立即数寻址方式，则该操作数位于（1） 。（1）A. 静态数据区 B. 代码区 C.栈区 D. 堆区 计算机在进行浮点数的相加（减）运算之前先进行对阶操作，若 x
24、 的阶码大于 y 的阶码，则应将（2）。（2）A. x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术左移B. x 的阶码缩小至与 y 的阶码相同，且使 x 的尾数部分进行算术右移C. y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术左移D. y 的阶码扩大至与 x 的阶码相同，且使 y 的尾数部分进行算术右移 在 CPU 中， （3） 可用于传送和暂存用户数据，为 ALU 执行算术逻辑运算提供工作区。（3）A. 程序计数器 B. 累加寄存器 C. 程序状态寄存器 D. 地址寄存器 下面关于在 I/O 设备与主机间交换数据的叙述， （4） 是错误的。（4）A. 中
25、断方式下，CPU 需要执行程序来实现数据传送任务B.中断方式和 DMA 方式下，CPU 与 I/O 设备都可同步工作C.中断方式和 DMA 方式中，快速 I/O 设备更适合采用中断方式传递数据D.若同时接到 DMA 请求和中断请求，CPU 优先响应 DMA 请求 下面关于校验方法的叙述， （5） 是正确的。（5）A. 采用奇偶校验可检测数据传输过程中出现一位数据错误的位置并加以纠正B. 采用海明校验可检测数据传输过程中出现一位数据错误的位置并加以纠正C. 采用海明校验，校验码的长度和位置可随机设定D. 采用 CRC 校验，需要将校验码分散开并插入数据的指定位置中 Cache 用于存放主存数据的
26、部分拷贝，主存单元地址与 Cache 单元地址之间的转换工作由（6） 完成。（6）A. 硬件 B. 软件 C. 用户 D. 程序员 在 Windows Server 2003 下若选择安全登录，则首先需要按（7） 组合键。（7）AShift+Alt+Esc BCtrl+Alt+Tab CCtrl+Shift DCtrl+Alt+Del 海明校验码是在 n 个数据位之外增设 k 个校验位，从而形成一个 k+n 位的新的码字，使新的码字的码距比较均匀地拉大。n 与 k 的关系是（1） 。（1）A.2 k1 n + k B.2 n1 n + k C. n = k D. n -1 k 假设某硬盘由 5
27、 个盘片构成（共有 8 个记录面），盘面有效记录区域的外直径为 30cm，内直径为 10cm，记录位密度为 250 位/mm，磁道密度为 16 道/mm，每磁道分 16 个扇区，每扇区 512 字节，则该硬盘的格式化容量约为（2）B MB。 （3） 是指按内容访问的存储器。（3）A. 虚拟存储器 B. 相联存储器 C. 高速缓存（Cache） D. 随机访问存储器 处理机主要由处理器、存储器和总线组成，总线包括（4） 。（4）A. 数据总线、地址总线、控制总线 B. 并行总线、串行总线、逻辑总线C. 单工总线、双工总线、外部总线 D. 逻辑总线、物理总线、内部总线 计算机中常采用原码、反码、补
28、码和移码表示数据，其中，0 编码相同的是（5） 。5）A.原码和补码 B. 反码和补码 C. 补码和移码 D. 原码和移码 某指令流水线由 5 段组成，第 1、3、5 段所需时间为 t，第 2、4 段所需时间分别为 3t、2t，如下图所示，那么连续输入 n 条指令时的吞吐率（单位时间内执行的指令个数）TP 为（6）B 。 以下关于 CPU 的叙述中，错误的是（1） 。（1）A. CPU 产生每条指令的操作信号并将操作信号送往相应的部件进行控制B. 程序计数器 PC 除了存放指令地址，也可以临时存储算术/逻辑运算结果C. CPU 中的控制器决定计算机运行过程的自动化D. 指令译码器是 CPU 控
29、制器中的部件试题(1) 分析 本题考查计算机硬件组成基础知识。 CPU 是计算机的控制中心，主要由运算器、控制器、寄存器组和内部总线等部件组成。控制器由程序计数器、指令寄存器、指令译码器、时序产生器和操作控制器组成，它是发布命令的“决策机构”，即完成协调和指挥整个计算机系统的操作。它的主要功能有：从内存中取出一条指令，并指出下一条指令在内存中的位置；对指令进行译码或测试，并产生相应的操作控制信号，以便启动规定的动作；指挥并控制 CPU、内存和输入输出设备之间数据的流动。 程序计数器(PC)是专用寄存器，具有寄存信息和计数两种功能，又称为指令计数器，在程序开始执行前，将程序的起始地址送入 PC，
30、该地址在程序加载到内存时确定，因此 PC 的初始内容即是程序第一条指令的地址。执行指令时，CPU 将自动修改 PC 的内容，以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序执行的，因此修改的过程通常只是简单地对 PC 加1。当遇到转移指令时，后继指令的地址根据当前指令的地址加上一个向前或向后转移的位移量得到，或者根据转移指令给出的直接转移的地址得到。参考答案 (1) B 以下关于 CISC（Complex Instruction Set Computer，复杂指令集计算机）和 RISC（Reduced InstructionSet Computer，精简指令集计算机）的叙
31、述中，错误的是（2） 。（2）A. 在 CISC 中，其复杂指令都采用硬布线逻辑来执行B. 采用 CISC 技术的 CPU，其芯片设计复杂度更高C. 在 RISC 中，更适合采用硬布线逻辑执行指令D. 采用 RISC 技术，指令系统中的指令种类和寻址方式更少试题(2) 分析 本题考查指令系统和计算机体系结构基础知识。 CISC(Comp Iexlnstruction Set Computer，复杂指令集计算机)的基本思想是：进一步增强原有指令的功能，用更为复杂的新指令取代原先由软件子程序完成的功能，实现软件功能的硬件化，导致机器的指令系统越来越庞大而复杂。CISC 计算机一般所含的指令数目至少
32、 300 条以上，有的甚至超过 500 条。RISC(Reduced Instruction Set Computer，精简指令集计算机)的基本思想是：通过减少指令总数和简化指令功能，降低硬件设计的复杂度，使指令能单周期执行，并通过优化编译提高指令的执行速度，采用硬布线控制逻辑优化编译程序。在 20 世纪 70 年代末开始兴起，导致机器的指令系统进一步精炼而简单。 参考答案 (2) A 浮点数的一般表示形式为 N = 2E F ，其中 E 为阶码，F 为尾数。以下关于浮点示的叙述中，错误的是（3） 。两个浮点数进行相加运算，应首先（4） 。（3）A. 阶码的长度决定浮点表示的范围，尾数的长度决
33、定浮点表示的精度B. 工业标准 IEEE754 浮点数格式中阶码采用移码、尾数采用原码表示C. 规格化指的是阶码采用移码、尾数采用补码D. 规格化表示要求将尾数的绝对值限定在区间0.5, 1)（4）A. 将较大的数进行规格化处理 B. 将较小的数进行规格化处理C. 将这两个数的尾数相加 D. 统一这两个数的阶码本题考查数据表示基础知识。 为了提高运算的精度，需要充分地利用尾数的有效数位，通常采取浮点数规格化形式，即规定尾数的最高数位必须是一个有效值，即 1/2F1。在尾数用补码表示时，规格化浮点数应满足尾数最高数位与符号位不同，即当1/2F1 时，应有 0.1形式；当-1M-1/2 时，应有
34、1.0形式。 需要注意的是，当 M=-1/2 时，对于原码来说是规格化数，而对于补码来说不是规格化数。 两个浮点数进行相加运算时，首先需要对阶(使它们的阶码一致)，然后再进行尾数的相加处理。 参考答案 (3) C (4) D 以下关于校验码的叙述中，正确的是（5） 。（5）A. 海明码利用多组数位的奇偶性来检错和纠错B. 海明码的码距必须大于等于 1C. 循环冗余校验码具有很强的检错和纠错能力D. 循环冗余校验码的码距必定为 1试题(5) 分析 本题考查校验码基础知识。 一个编码系统中任意两个合法编码(码字)之间不同的二进数位数称为这两个码字的码距，而整个编码系统中任意两个码字的最小距离就是该
35、编码系统的码距。为了使一个系统能检查和纠正一个差错，码间最小距离必须至少是 3。 海明码是一种可以纠正一位差错的编码，是利用奇偶性来检错和纠错的校验方法。海明码的基本意思是给传输的数据增加 r 个校验位，从而增加两个合法消息(合法码字)的不同位的个数(海明距离)。假设要传输的信息有 m 位，则经海明编码的码字就有 n=m=r 位。 循环冗余校验码(CRC)编码方法是在 k 位信息码后再拼接 r 位的校验码，形成长度为 n 位的编码，其特点是检错能力极强且开销小，易于用编码器及检测电路实现。 在数据通信与网络中，通常 k 相当大，由一千甚至数千数据位构成一帧，而后采用 CRC 码产生厂位的校验位
36、。它只能检测出错误，而不能纠正错误。一般取 r=16，标准的 16 位生成多项式有 CRC-16=x16(上标)+x15(上标)+x2(上标)+1 和 CRC-CCITT=x16(上标)+x12(上标)+x5(上标)+1。一般情况下，r 位生成多项式产生的 CRC 码可检测出所有的双错、奇数位错和突发长度小于等于 r 的突发错。用于纠错目的的循环码的译码算法比较复杂。 参考答案 (5) A 以下关于 Cache 的叙述中，正确的是（6） 。（6）A. 在容量确定的情况下，替换算法的时间复杂度是影响 Cache 命中率的关键因素B. Cache 的设计思想是在合理成本下提高命中率C. Cache
37、 的设计目标是容量尽可能与主存容量相等D. CPU 中的 Cache 容量应大于 CPU 之外的 Cache 容量试题(6) 分析 本题考查高速缓存基础知识。 Cache 是一个高速小容量的临时存储器，可以用高速的静态存储器(SRAM)芯片实现，可以集成到 CPU 芯片内部，或者设置在 CPU 与内存之间，用于存储CPU 最经常访问的指令或者操作数据。Cache 的出现是基于两种因素：首先是由于 CPU 的速度和性能提高很快而主存速度较低且价格高，其次是程序执行的局部性特点。因此，才将速度比较快而容量有限的 SRAM 构成 Cache，目的在于尽可能发挥 CPU 的高速度。很显然，要尽可能发挥 CPU 的高速度，就必须用硬件实现其全部功能。 参考答案 (6) B
