1、3.1 Altera的CPLD/FPGA器件系列 3.2 Altera的CPLD/FPGA器件 3.3 Altera的CPLD/FPGA的配置,第三章 Altera的 CPLD/FPGA,3.1 Altera的CPLD/FPGA器件系列,Altera是著名的PLD器件生产厂商，Altera的PLD器件具有高性能、高集成度和高性价比的优点，并且Altera提供了全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品得到了广泛应用。,3.1 Altera的CPLD/FPGA器件系列,Altera器件主要有:MAX系列FLEX系列APEX系列Mercury系列ACEX系列Stratix系列
2、Cyclone系列,3.1 Altera的CPLD/FPGA器件系列,1. MAX系列 MAX系列CPLD包括Classic、MAX3000、MAX5000、MAX7000和MAX9000等器件系列。这些器件的基本结构单元式乘积项，在工艺上采用EEPROM和EPROM。其间的编程数据可以永久保存且可加密。MAX系列的集成度在数百门到2万门之间。所有MAX9000和MAX7000系列的器件都具有ISP在系统编程的功能，支持JTAG边界扫描测试。 MAXII是Altera新一代CPLD器件，MAXII与 MAX系列器件相比，容量更大，成本降低一半，功耗只有其十分之一，同时保持了 MAX器件原有的优
3、点。MAXII器件与传统的CPLD完全不同，摒弃了传统的宏单元体系，在查找表LUT体系上采用0.18um Flash工艺和行列布线，无需外部配置。每个 MAXII器件都嵌入了8Kbit的Flash存储器，设计者可以将配置数据集成到器件中进行在线编程。,3.1 Altera的CPLD/FPGA器件系列,FLEX系列FLEX系列FPGA包括FLEX10K、FLEX10KE、FLEX6000和FLEX8000等器件系列。FLEX系列是Altera为DSP设计应用最早推出的FPGA器件系列。它采用连续式互联和SRAM工艺，可用门数为1万门至25万门。FLEX10K器件由于具有灵活的逻辑结构和嵌入式存储
4、器块，因而能够实现复杂的逻辑功能。,3.1 Altera的CPLD/FPGA器件系列,APEX系列 APEX20K系列器件是第一个具有多核结构，支持可编程单芯片系统（SOPC）的PLD器件系列。这种多核结构集成了乘积项、查找表和嵌入式存储器块（EAB）。乘积项结构适用于实现复杂组合逻辑；使用查找表逻辑能实现增强型寄存器功能；查找表结构能有效实现数据通道、增强型寄存器、数学运算及数字信号处理器等设计；嵌入式系统块（ESB）能实现多种存储功能，包括FIFO、双端口RAM及内容可寻址存储器（CAM）。 APEX20K系列器件的配置通常是在系统上电时，通过存储一个Altera串行PROM中的配置数据或
5、者由系统控制器提供的配置数据来完成。Altera提供ISP串行数据配置芯片，如EPC1、EPC2、EPC16；APEX20K具有优化的接口，允许微处理器串行或并行，同步或异步对其进行配置，微处理器将APEX20K作为存储器对待，重新配置也很容易。APEX20K器件被配置后，可以通过重新复位器件、加载新数据的方法实现在线可配置。 APEX20KE器件属于超级APEX20K器件，它支持先进的I/O标准和内容可寻址存储器（CAM），并具有更多的全局时钟数、增强的“时钟锁定”时钟电路等附加特性。APEX20KE在APEX20K器件基础上扩展到150万门。 APEXII器件结构与APEX20K器件结构一
6、样，它集成了高速差分I/O，支持使用True-LVDS接口。在True-LVDS接口中的并串转换、串并转换和CDS电路支持LVDS、LVPECL、HyperTransport和PCML I/O标准。在一般用户I/O的Flexible-LVDS引脚提供附加的差分支持，增加了整个器件的带宽，这种电路再加上增强型IOE及对大量I/O标准的支持，使得APEXII器件能满足高速接口的需要。APEXII其间还具有其他的高性能特征，如双向双端口RAM、CAM、普通的PLL和大量的全局时钟。,3.1 Altera的CPLD/FPGA器件系列,Mercury系列 Mercury系列器件是一种采用8层全铜连线SR
7、AM工艺的高端FPGA，内部布线结构较APEX、FLEX产品有较大变化，布线能力有很大提高，支持PLL、DDR、LVDS、四端口存储器及数据/时钟自动提取。Mercury系列器件将以高端应用为目标。 Mercury系列器件是一种速度优化的PLD结构，它集成了高速差分收发器并支持CDR。这些收发器是在HSDI中通过专用的并串变换、串并变换及时钟恢复电路并结合对LVDS、LVPECL和PCML I/O标准的支持实现的。该电路与增强型IOE再加上对大量I/O标准的支持，使得Mercury器件能够满足高速接口的需要。 Mercury器件是第一个对核（Core）性能进行优化的PLD。基于LUT和增强型存
8、储器的Mercury器件使用快速布线资源网络已获得最优性能，而这些资源对数据路径、集中寄存器、数学计算、数字信号处理或通信等的设计都是理想的。Mercury器件还具有一些其他的性能特征，如四端口RAM、CAM、普通PLL和可实现乘法器电路的专用电路。 在Mercury器件结构中，逻辑电路及互联都用CMOS SRAM单元进行配置。Mercury器件可以重构并在出厂前经过100%的测试，因此不必产生测试信号对器件故障进行检测，使得设计人员能够专注于仿真及设计验证。,3.1 Altera的CPLD/FPGA器件系列,ACEX系列ACEX器件是Altera专门为通信（如xDSL调制解调器、路由器）、音
9、频处理及其他一些场合的应用而推出的芯片系列。ACEX器件的工作电压为2.5V，采用先进的0.18um、6层金属连线的SRAM工艺制成，它将查找表（LUT）和EAB相结合，这是一种高效而廉价的结构。基于LUT的逻辑对数据路径管理、数学计算或数字信号处理的设计提供优化的性能和效率，而EAB可实现RAM、ROM、双口RAM或FIFO功能。部分型号的ACEX器件带PLL。在逻辑单元（LE）与EAB数量方面，ACEX1K的EP1K30、EP1K50、EP1K100器件分别和FLEX10KE的EPF10K30E、EPF10K50E、EPF10K100E器件对应相等，且每个嵌入式存储器块的容量均为4Kbit
10、.,3.1 Altera的CPLD/FPGA器件系列,Stratix系列 Stratix器件系列是采用成熟的1.5V、9层金属走线、0.1um全铜工艺制造的。Stratix器件在结构和工艺上较前一代的APEX系列都有较大提高，增加了许多领先特性，如DSP块、三重的RAM结构、内嵌LVDS高速电路以及DQS/DQ移项电路实现高速存储器接口。 Stratix GX器件系列是Altera公司继Mercury之后推出的第二代内嵌高速收发器的FPGA，它基于Stratix的架构和工艺，增加了支持3.1875Gbit/s的高速收发器通道和源同步差分的动态相位调整（DPA，Dynamic Phase Ali
11、gnment）电路。 StratixII器件系列是采用1.2V、901nm、9层金属走线、全铜工艺制造的。它在成功的Stratix架构的基础上，做了一些适合于90nm工艺的改进，它采用的ALM结构能在为用户提供高性能的同时保证较低成本。StratixII 与Stratix类似，其主要特性有内嵌RAM块、DSP块、锁相环（PLL）和外部的存储器接口等。StratixII同时也增加了新特性：采用全新的逻辑结构自适应逻辑模块（ALM）；增加了源同步通道的DPA电路和对新的外部存储器接口的支持；采用128bit AES密钥对配置文件进行加密，以保证用户设计的安全性。,3.1 Altera的CPLD/F
12、PGA器件系列,Cyclone系列 Altera公司的低成本FPGA继ACEX之后，推出了Cyclone系列以及其后的CycloneII系列。 Cyclone系列是基于Stratix工艺架构、采用0.13um工艺的低密度、低成本的FPGA系列。它具有以下特性：支持Nios II嵌入式处理器；嵌入式存储资源支持各种存储器应用和数字信号处理（DSP）实施；有从低到中等速度的I/O和存储器接口；使用片内锁相环管理片内和片外系统时序；支持串行、总线和网络接口及各种通信协议；采用新的串行配置器件的低成本配置方案；广泛的IP和支持。 CycloneII是基于StratixII的90nm工艺架构推出的低成本
13、的FPGA。CycloneII器件延续了Cyclone的低成本定位，在逻辑容量、PLL、乘法器和I/O数量上都较 Cyclone有了很大的提高。一般而言，CycloneII器件的总体性能优于Cyclone。,3.2 Altera的CPLD/FPGA器件,本节主要介绍以下三种器件：MAX7000器件MAXII器件 Cyclone器件,3.2 Altera的CPLD/FPGA器件,1. MAX7000器件结构,图 MAX7000照片,左图为MAX7000器件的照片及器件编号说明。 EPM7128STC100-7 EPM=家族标识(可擦除可编程MAX器件） 7128S=器件类型(128 = 单元数量
14、) T=封装类型(L = PLCC, T = TQFP.) C=使用环境(商业Commercial,工业Industrial) 100=引脚数量(number of pins on the package)-7=速度级别( ns),3.2 Altera的CPLD/FPGA器件,MAX7000器件结构图,3.2 Altera的CPLD/FPGA器件,MAX7000器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列和I/O控制块五部分。MAX7000还含有四个专用输入,它们即可用作通用输入,也可作为每个宏单元和I/O引脚的高速、全局控制信号:时钟（Clock）、清除(Clear)
15、及两个输出使能（Output Enable）信号。,3.2 Altera的CPLD/FPGA器件,（1）逻辑阵列块LABMAX7000器件主要由高性能的LAB以及它们之间的连线通道组成。每16个宏单元阵列组成一个LAB,多个LAB通过可编程互连阵列PIA和全局总线连接在一起。全局总线从所有的专用输入、I/O引脚以及宏单元馈入信号。每个LAB包括这些输入信号:来自PIA的36个通用逻辑输入信号；用于辅助寄存器功能的全局控制信号；从I/O引脚到寄存器的直接输入信号。,3.2 Altera的CPLD/FPGA器件,（2）宏单元,3.2 Altera的CPLD/FPGA器件,MAX7000器件的宏单元
16、可以单独地配置成时序逻辑或组合逻辑工作方式。每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块组成。MAX7000器件的宏单元中的逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项。乘积项选择矩阵把这些乘积项分配到“或”门和“异或”门作为基本逻辑输入,以实现组合逻辑功能；或者把这些乘积项作为宏单元中寄存器的辅助输入来实现清除、预置、时钟和时钟使能等控制功能。,3.2 Altera的CPLD/FPGA器件,（3）扩展乘积项尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现,但对于更复杂的逻辑功能,需要用附加乘积项来实现。为了提供所需的逻辑资源,可以利用其它宏单元,对于MAX70
17、00系列的结构也可以利用共享扩展乘积项和并联扩展乘积项，作为附加的乘积项直接输送到本LAB的任一宏单元中。利用扩展乘积项可保证在逻辑综合时,用尽可能少的逻辑资源得到尽可能快的工作速度。,3.2 Altera的CPLD/FPGA器件, 共享扩展项,3.2 Altera的CPLD/FPGA器件,每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个单独的乘积项,通过一个非门取反后反馈到逻辑阵列中, 可被LAB内任意或全部宏单元使用和共享,以实现复杂的逻辑功能。采用共享扩展项后会增加一个较短的延时。,3.2 Altera的CPLD/FPGA器件, 并联扩展项并联扩展项是宏单元中没有使用的乘
18、积项,这些乘积项可以分配给相邻的宏单元,以实现高速的、复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中,其中五个乘积项由宏单元本身提供,另15个并联扩展项是从该LAB中邻近的宏单元借用的。Quartus编译器能够自动地分配并联扩展项,最多可将三组,每组最多五个并联扩展项分配给需要附加乘积项的宏单元。每组并联扩展项增加一个较短的延时。,3.2 Altera的CPLD/FPGA器件,3.2 Altera的CPLD/FPGA器件,每个LAB由两组宏单元组成,每组含有八个宏单元（比如,一组为1到8,另一组为9到16）,这两组宏单元形成两个出借或借用并联扩展项的链。一个宏单元
19、可从较小编号的宏单元中借用并联扩展项。例如,宏单元8能从宏单元7、或从宏单元7和6,或从宏单元7、6和5中借用并联扩展项。在含有八个宏单元的每个组内,最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项,上页图示出了并联扩展项是如何从邻近宏单元中借用,并出借给下一个宏单元的。,3.2 Altera的CPLD/FPGA器件,（4）可编程互连线阵列(PIA) 通过在可编程互连线阵列PIA上布线,可把各个LAB相互连接而构成所需的逻辑。这个全局总线是一个可编程通道，可把器件中任一信号连接到其目的端。所有MAX7000器件的专用输入、I/O和宏单元输出都连接到PIA,PIA再将这些
20、信号送到整个器件内的各个地方。只有每个LAB所需的信号,才真正给它布置从PIA到该的连线。,3.2 Altera的CPLD/FPGA器件,由图中可以看出PIA信号是如何布线到LAB的。图中EEPROM单元控制2输入“与”门的一个输入端,以选择驱动LAB的信号。在掩模或现场可编程门阵列中,基于通道布线方案的延时是累加的、可变的和与路径有关的;而MAX7000的PIA具有固定的延时。因此,PIA消除了信号之间的延迟偏移,使得时间性能更容易预测。,3.2 Altera的CPLD/FPGA器件,（5）I/O控制块 I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一
21、个三态缓冲器,它的控制信号来自一个多路选择器，可以选择用全局输出使能信号中的一个或者直接连接到地或电源上。当三态缓冲器的控制端接地时,输出为高阻态。此时,I/O引脚可用做专用输入引脚。当三态缓冲器的控制端接高电平时,输出被使能。,3.2 Altera的CPLD/FPGA器件,MAX7000器件I/O控制块,3.2 Altera的CPLD/FPGA器件,MAX7000系列器件有六个全局输出使能信号,如上页图所示,它们可以由以下信号同相或反相驱动:两个输出使能信号（OE1、OE2）、一组I/O引脚的子集或一组I/O宏单元的子集。MAX7000结构提供双I/O反馈,且宏单元和引脚的反馈是相互独立的。
22、当I/O引脚被配置成输入时,相关的宏单元可用于隐含逻辑。,3.2 Altera的CPLD/FPGA器件,2. MAX7000器件性能特点MAX7000器件提供多达5000个可用门和在系统可编程（ISP）功能,其引脚到引脚延时快达5ns,计数器频率高达175.4MHz。各种速度等级的MAX7000S、MAX7000A/AE/B和MAX7000E系列器件都遵从PCI总线标准。MAX7000E器件具有附加全局时钟、输出使能控制、连线资源和快速输入寄存器及可编程的输出电压摆率控制等增强特性。MAX7000S器件除了具备MAX7000E的增强特性之外,还具有JTAG BST边界扫描测试、ISP在系统可编
23、程和漏极开路输出控制等特性。,3.2 Altera的CPLD/FPGA器件,MAX7000器件可100%模仿TTL,可高密度地集成SSI(小规模集成)、MSI(中规模集成)和LSI(大规模集成)等器件的逻辑。它也可以集成多种可编程逻辑器件,其范围从PAL、GAL、22V10一直到MACH和pLSI器件。MAX7000在速度、密度和I/O资源方面可与通用的掩模式门阵列相媲美,可以用作门阵列的样片设计。MAX7000有多种封装类型,包括PLCC、PGA、PQFP、RQFP和TQFP等。,3.2 Altera的CPLD/FPGA器件,MAX7000器件采用CMOS EEPROM单元实现逻辑功能。在开
24、发和调试阶段,可快速而有效地反复编程MAX7000器件,并保证可编程、擦除100次以上。MAX7000器件提供可编程的功耗/速度优化控制。速度/功耗优化特性允许设计者把一个或多个宏单元配置在50%或更低的功耗下而仅增加了一个微小的延迟。 MAX7000也提供了一个旨在减小输出缓冲器压摆率的配置项,以降低没有速度要求的信号状态切换时的瞬态噪声。除44脚的器件之外,所有的MAX7000器件的输出驱动器均能配置在3.3V或5.0V电压下工作。MAX7000允许用于混合电压的系统中。,3.2 Altera的CPLD/FPGA器件,2. MAX器件,3.2 Altera的CPLD/FPGA器件,新型MA
25、X器件架构包括基于LUT的LAB阵列、非易失性Flash存储器块和控制电路。多通道MultiTrack互连设计采用最有效的直接将逻辑输入连接到输出的连线方式，从而获得了高的性能和低的功耗。MAX II器件支持高达300MHz的内部时钟，可为用户提供更高的系统级性能，与以前的3.3VMAX器件相比，MAXII器件内部性能提高了两倍。MAXII器件采用1.8V内核电压，和3.3VMAX 器件相比，功耗只有其十分之一。,3.2 Altera的CPLD/FPGA器件,器件内置的用户可编程Flash存储器容量为8K比特，允许设计者存储自己定义的数据。用户Flash存储器可以取代系统中通用的小容量Flas
26、h器件从而减少系统芯片数量和成本。MAXII器件支持的I/O标准有3.3V LVTTL/LVCMOS、2.5V LVTTL/LVCMOS、1.8V LVTTL/LVCMOS、1.5V LVCMOS和3.3V PCI。其中仅EPM1270和EPM2210器件支持PCI协议。MAXII器件支持3.3V、2.5V或1.8V电源输入，因其内设片内电压调整器能够把3.3V、2.5V降到1.8V供给内核电路。此特性可以减少电源电压种类，简化系统设计。,3.2 Altera的CPLD/FPGA器件,MAXII器件支持实时在系统可编程能力，允许用户编程正在工作的器件。 MAX II器件内的JTAG翻译器允许通
27、过MAX II器件执行定制的JTAG指令，配置单板上不兼容JTAG协议的器件（例如标准Flash存储器件），从而简化了系统管理。,3.2 Altera的CPLD/FPGA器件,3. Cyclone器件,3.2 Altera的CPLD/FPGA器件,Cyclone器件基于一种全新的低成本架构，从设计之初就充分考虑了成本的节省，因此可以为价格敏感的应用提供全新的可编程解决方案。正如Cyclone器件的平面图所示，其主要由逻辑阵列块LAB、嵌入式存储器块、I/O单元和PLL等模块构成，各个模块之间存在丰富的互连线和时钟网络。,3.2 Altera的CPLD/FPGA器件,Cyclone器件的可编程资
28、源主要来自逻辑阵列块LAB。每个LAB是由多个逻辑单元LE构成的。LE是Cyclone器件中最基本的可编程单元。,3.2 Altera的CPLD/FPGA器件,由LE的内部结构图可以看出，LE主要由一个4输入的查找表LUT、进位链逻辑和一个可编程的寄存器构成。4输入的LUT可以完成所有的4输入、1输出的组合逻辑功能，进位链逻辑带有进位选择，可以灵活地构成1位加法或者减法逻辑，并可以切换。每一个LE的输出都可以连接到局部布线、行列、LUT链、寄存器链等布线资源。,3.2 Altera的CPLD/FPGA器件,LE有普通和动态算术两种操作模式。在不同的操作模式下，LE的内部结构和LE之间的互连有些
29、差异。,3.2 Altera的CPLD/FPGA器件,普通模式下的LE适合通用逻辑应用和普通逻辑实现。在普通模式下，来自LAB局部互连的4个输入将作为一个4输入1输出的查找表LUT的输入端。可选择仅为输入cin，或者data3信号作为LUT的其中一个输入信号。每个LE都可以通过LUT链直接连到在同一个LAB中的下一个LE。普通模式下LE的输入信号可作为LE中寄存器的异步装载信号。,3.2 Altera的CPLD/FPGA器件,LE动态算术模式,3.2 Altera的CPLD/FPGA器件,动态算术模式下的LE可更好地实现加法器、计数器、累加器宽输入奇偶校验功能和比较器。动态算术模式下的LE可被
30、配置成动态的加/减法器结构。其中两个2输入LUT用于计算两个数相加之和与进位值。另外两个2输入LUT用来生成进位输出信号，该信号送给进位选择电路的两条信号链。,3.2 Altera的CPLD/FPGA器件,Cyclone器件的逻辑阵列块LAB是由一系列相邻的LE构成。每个LAB包含10个LE、LE进位链和级联链、LAB控制信号、LAB局部互连、LUT链和寄存器链。,3.2 Altera的CPLD/FPGA器件,Cyclone器件的IOE中有3个IOE触发器，它们分别是输入触发器、输出触发器和输出使能触发器。,3.2 Altera的CPLD/FPGA器件,在与外部芯片接口时，使用IOE中的触发器
31、可以显著提高设计输入输出的性能，但是，把输入输出触发器放在IOE中，有时会导致从内部逻辑到IOE触发器的路径成为关键路径，反而会影响器件内部的性能，因此，设计者应该从整个设计的角度出发，决定是否需要将输入输出触发器放置到IOE中。在实际设计中，一般建议让布线工具根据设计的具体情况来自动决定是否将输入输出触发器放置到IOE中。,注意,3.2 Altera的CPLD/FPGA器件,Cyclone器件的时钟资源,3.2 Altera的CPLD/FPGA器件,Cyclone器件内部有8个内部全局时钟网络，可以由全局时钟管脚CLK03、复用的时钟管脚DPCLK07、锁相环PLL或是内部逻辑来驱动。器件中
32、PLL只能由全局时钟管脚CLK03来驱动。CLK0和CLK1可以作为PLL1的两个可选的时钟输入端，也可作为一对差分LVDS的时钟输入管脚，CLK0作为正端输入LVDSCLK1p，而CLK1作为负端输入LVDSCLK1n。同样，CLK2和CLK3可作为PLL2的两个可选的时钟输入端，也可作为一对差分LVDS的时钟输入管脚。,3.2 Altera的CPLD/FPGA器件,Cyclone器件的锁相环PLL,3.2 Altera的CPLD/FPGA器件,一个PLL的输出可以驱动两个内部全局时钟网络和一个或一对I/O管脚。Cyclone器件的锁相环PLL支持三种反馈模式：正常反馈模式，在该模式下，内部
33、被补偿的时钟网络的末端相位与时钟输入管脚同相；0延时驱动器反馈模式，在该模式下，PLL外部的被补偿的时钟专用输出管脚的相位与时钟输入管脚同相位，这时的器件内部的PLL就好像是一个0延时的锁相环电路；无补偿模式，在该模式下，反馈回路中没有任何补偿延时电路，内部时钟和输入时钟的相位关系就是由EPLL的基本特性决定的。,3.3 Altera的CPLD/FPGA的配置,一、配置方式二、ByterBlaster下载电缆三、配置芯片四、CPLD/FPGA器件的配置,3.3 Altera的CPLD/FPGA的配置,1CPLD/FPGA的编程工艺目前常见的大规模可编程逻辑器件的编程工艺有三种：基于电可擦除存储
34、单元的EEPROM或FLASH技术 基于SRAM查找表的编程单元基于反熔丝编程单元,一、配置方式,3.3 Altera的CPLD/FPGA的配置,2CPLD/FPGA的配置方式载入配置数据的方式有三种：JTAG方式主动配置方式被动配置方式,3.3 Altera的CPLD/FPGA的配置,JTAG方式是由JTAG命令来配置CPLD/FPGA器件的方式。JTAG接口是IEEE 1149.1边界扫描测试的标准接口，主要用于芯片测试等功能。Altera的CPLD/FPGA器件基本上都可以支持JTAG方式，而且该方式比其它任何一种配置方式的优先级都高。,3.3 Altera的CPLD/FPGA的配置,主
35、动配置方式由器件引导配置操作过程，它控制着外部存储器和初始化过程。在这种方式下，由目标器件来主动输出控制和同步信号给Altera专用的一种串行配置芯片，在配置芯片收到命令后，发送配置数据给FPGA器件完成配置过程。需要注意的是：Altera的FPGA器件所支持的主动配置方式，只能与Altera提供的主动串行配置芯片配合使用，故此方式又称为主动串行AS（Active Serial）模式。支持该模式的器件有Stratix系列、Cyclone和Cyclone系列。,3.3 Altera的CPLD/FPGA的配置,被动配置方式由系统中的其它设备发起并控制配置过程。这些设备可以是Altera的配置芯片；
36、或者是单板上的智能设备，如微处理器、CPLD等。FPGA器件在配置过程中完全是被动的，它仅输出一些状态信号来配合配置过程。被动配置方式又细分为：被动串行PS、被动串行异步PSA、被动并行同步PPS、被动并行异步PPA和快速被动并行FPP。,3.3 Altera的CPLD/FPGA的配置,Altera FPGA系列器件的配置方式,3.3 Altera的CPLD/FPGA的配置,3Altera的新增配置方式Altera在保持传统配置方式的同时，增加了一些新的配置方式以满足新的需求，其新增配置方式包括：加密措施、数据压缩、配置速度提高以及远程升级等。,3.3 Altera的CPLD/FPGA的配置,
37、二、ByterBlaster下载电缆ByteBlaster是Altera公司的新一代并行口下载电缆，它的一端通过并口与PC机相连，另一端与目标PCB板插座相连。,3.3 Altera的CPLD/FPGA的配置,ByteBlaster由三部分组成：与PC机并口相连的25针插座头；与PCB板插座相连的10针插头；25针到10针的变换电路。 ByteBlaster支持JTAG和PS配置方式；支持EPCS串行配置器件的主动串行配置模式；支持5V、3.3V、2.5V和1.8V系统；支持SignalTap II逻辑分析仪；支持和Nios II嵌入式处理器系列的通讯和调试。,3.3 Altera的CPLD/
38、FPGA的配置,三、配置芯片当FPGA器件正常工作时，其配置数据存储在SRAM中，而SRAM有易失性，故每次加电配置数据都必须重新载入。Altera为设计者提供了一系列的配置器件来存储配置数据。Altera的配置器件分为三种:普通配置器件、增强型配置器件和AS串行配置器件。,3.3 Altera的CPLD/FPGA的配置,四、CPLD/FPGA器件的配置 以Cyclone器件为例，介绍几种经常使用的配置方式。 1JTAG方式CPLD器件大多采用JTAG编程方式，该方式对CPLD和FPGA器件都支持。从JTAG接口进行配置可以使用Altera的下载电缆，通过Quartus软件工具下载；也可采用智
39、能设备（如微处理器）来模拟JTAG时序进行配置。,3.3 Altera的CPLD/FPGA的配置,（1）用JTAG下载电缆配置FPGA,图中nCONFIG和MSEL10信号是用在其他配置方式下的。如果只用JTAG配置，就需要将nCONFIG接VCC, MSEL10接地，DCLK和DATA0固定接高或低电平。,3.3 Altera的CPLD/FPGA的配置,用下载电缆配置多片FPGA,图中上拉电阻与下载电缆所接电源电压相同；nCONFIG、MSEL10、DCLK和DATA0与配置单片FPGA的接法相同。,3.3 Altera的CPLD/FPGA的配置,（2）用智能设备配置FPGA,用微处理器配置
40、FPGA的关键在于产生合适的时序。用微处理器配置FPGA，可以取代昂贵的配置器件，易于加密，并且可以提高电路系统硬件功能的灵活性。用智能设备配置FPGA除了适用于JTAG模式外，还适用于被动串行异步、被动并行同步和被动并行异步模式。,3.3 Altera的CPLD/FPGA的配置,2主动配置方式 （1）主动串行配置在主动串行配置方式中，FPGA必须与Altera专用的AS串行配置器件一起使用。,3.3 Altera的CPLD/FPGA的配置,AS单片配置方式 中上拉电阻与3.3V电源相接。在AS配置中所有操作均由FPGA发起，其在配置过程中完全处于主动状态。在AS配置模式下，FPGA输出有效配
41、置时钟信号DCLK，它由FPGA内部的振荡器产生，该振荡器在配置结束后被关掉。FPGA将nCSO拉低使能串行配置器件。FPGA使用ASDO到ASDI的信号控制配置芯片，配置数据从DATA输出并配置到FPGA中。,3.3 Altera的CPLD/FPGA的配置,（2）对主动串行AS配置器件的编程 对AS配置器件在系统编程连线如下图所示。,3.3 Altera的CPLD/FPGA的配置,在使用下载电缆编程配置芯片时，电缆将nCE信号拉高，禁止FPGA访问配置芯片；同时nCONFIG被驱动为低，使得FPGA处于复位状态，防止FPGA的信号干扰配置过程。若编程的配置器件是EPCS4或EPCS1，则需要
42、将图中的MSEL10全接低。,3.3 Altera的CPLD/FPGA的配置,3快速主动配置方式Stratix和Cyclone系列器件支持一种快速的主动串行配置方式。在该方式下配置时钟工作在20MHz左右，而在快速主动配置方式下，配置时钟可工作在40MHz左右。目前，在Altera的主动串行配置芯片中，只有EPCS16和EPCS64的配置时钟可以支持到40MHz。,3.3 Altera的CPLD/FPGA的配置,4被动配置方式（1）被动串行PS配置 被动串行是是用最多的一种配置方式，其可用Altera的配置器件来进行配置。无论配置数据源于何处，只要能模拟出FPGA所需的配置时序，即可将配置数据
43、写入到FPGA。 在PS方式下，FPGA处于完全被动的地位，其接收配置时钟、配置命令和配置数据，给出配置的状态信号及配置完成指示信号等。,3.3 Altera的CPLD/FPGA的配置,PS支持多片配置方式。具体做法是：将第一片的nCE接地，其输出nCEO接下一片的nCE。当第一片配置完后，其nCEO输出为低，使能下一片FPGA进行配置。,3.3 Altera的CPLD/FPGA的配置,（2）快速被动并行FPP配置快速被动并行配置方式与被动串行PS配置方式类似。所不同的是，在连接关系上FPP方式的配置数据线是8位并行的，也就是在每一个DCLK的上升沿输入一个字节的数据。,3.3 Altera的CPLD/FPGA的配置,（3）被动并行异步PPA配置 在PPA配置方式中，FPGA被智能设备当作一个异步存储器。智能设备依靠异步的选通信号nWS将数据配置到FPGA，同时监控FPGA状态信号RDYnBSY以决定是否写入下一个数。,第三章内容到此为止,
