1、数字逻辑课程设计 2009-数字钟一 实验目的1、 学习数字系统设计, 综合应用数字逻辑知识.2、 学习自顶向下的模块化设计方法.二 实验硬件1、 核心板2、 定时脉冲输出电路3、 3 或 4 个按钮4、 6 个数码管5、 蜂鸣器三 实验说明1、 参考实验手册 P40.2、 3 个按键输入, 包括复位键 Reset, 功能键Fun(k), 设置键Set. Reset 将系统回归初始状态(显示 0 时 0 分 0 秒). 功能键和设置键的功能参考实验教程 P41 页的图 3-2.3、 时钟信号输入, 实验教程要求采用 1024Hz. 但实际可产生频率为 16.67MHz 的 2 n 次方分之一,
2、 最接近频率只能为 1017.5Hz. 所以, 输入频率自己根据需要确定. 频率越高, 计数器模值就越大, 精度可能越高. 反之, 频率越低(=1Hz), 计数器模值就越小 , 精度可能越低.4、 第 4 个按键Inc输入可选 , 作为数值累加按键. 实验教程中, 数值修改方式有所不同, 为定时自动递增(4Hz). 两种方式也可综合使用, 若按 Inc 键, 时间值加 1. 若 1 秒内无按键, 则一 4Hz 的频率递增计数. 也可同样方式增加”秒”设置的灵活性 : 无按键, 秒归零, 若有按键, 增加秒值.5、 蜂鸣器输出不同声音作为整点报时和闹铃. 不同声音 , 包括低音, 高音, 滴答,
3、 通过对蜂鸣器输出不同频率的控制方波来实现. 因为输入频率可自己确定(=1000Hz), 所以要求高音也在一定范围内(1000Hz)自己确定. 另, 低音为高音的一半频率, 滴答为 1Hz. 高低音每次持续时间为 1 秒.6、 闹钟时间设置和普通时间设置类似(实验教程缺”秒清零 ”步骤), 只是需先进入” 闹钟时间显示”状态, 再按设置键进入.7、 尽量提高时钟的计时精度, 确定设计时钟一天内的误差时间值.8、 根据自己个人的电子表的常识, 简化操作和丰富功能.9、 综合图形法设计和 VHDL 语言设计.四 实验原理1、 数字钟系统结构逻辑框图控制器ClkResetIncSetFun 计时校时
4、电路闹钟定时比较电路显示选择控制电路定时报时闹钟电路显示驱动电路蜂鸣器2、 定时脉冲输出电路(可调数字信号源 )根据时钟需要设置跳线.F = 16.67MHzCLK0=F x JP9CLK1=F x JP10 x JP4CLK2=F x JP10 x JP11 x JP5CLK3=F x JP10 x JP11 x JP12 x JP6CLK4=F x JP10 x JP11 x JP12 x JP13 x JP7CLK5=F x JP10 x JP11 x JP12 x JP13 x JP14 x JP8上面信息在实验箱上也有.3、 使用计数器电路将多个计数器相连使用. 综合利用十进制, 六
5、进制, 二十四进制计数器. 4、 模块化层次设计方法按通常的方法设计 TDF 和 VHD 文件, 再将其封装为元件 , 可简化设计.使用菜单”FILE-Create Default Symbol”, 参考实验手册 P14.五 时间安排1、 时间表严格遵照时间表进行课程设计, 等同于正式上课.充分利用其他时间做设计, 到实验室验证.12.28 12.29 12.30 12.31 1.4 1.5上午X 2 班 X 1 班 1 班验 验下午1 班 1 班 2 班 2 班 2 班验上午时间 : 8:00 11:30, 下午时间 : 13:00 16:302、 分组协作每个小组由 5 人组成, 协作完成
6、题目设计和设计报告(先分模块设计, 再综合).座位按学号安排, 每次上机都需登记, 有问题尽早提出, 整个过程个人负责自己的设备.每组选一位组长, 负责小组工作协调, 并将负责提交成员名单和小组成绩.每个组员都要承担部分功能模块设计, 考核讲解改部分设计.希望小组之间的设计不要出现重复!3、 考核课程设计成绩单独计算和考核.成绩组成: 实验结果, 设计讲解 , 设计报告, 小组成绩, 班级成绩, 考勤.考核过程: 提交报告(打印)和程序 ; 演示结果; 设计讲解; 回答问题.不要在实验室玩游戏!4、 其他在整个课程设计过程中, 需要各位同学共同协助维持实验室环境: 秩序, 设备, 卫生.由班长
7、全权负责协调和组织.六 设计报告参考实验教程上的说明(目的 , 硬件, 要求).设计过程描述: 包括真值表, 逻辑表达式(公式编辑器), 逻辑电路图( 截图), 各种方程, 状态转移表, 状态图等调试过程描述: 给出引脚分配情况 (截图), 外部器件连线情况( 灯, 按键, 开关)测试结果描述: 分析仿真波形图 (截图), 描述下载测试结果.七 软件使用要点1、 新建文件夹保存设计，取一个有意义的目录名称和文件名称, 不要使用中文.2、 设置设计文件为当前工程3、 编译使用全编译(不要选择功能仿真 )4、 设计编译通过后, 先选对器件 EP1K30QC208-3, 再分配管脚(管脚视图可双击切
8、换)5、 选择器件和管脚分配后需要再次编译, 每次设计修改都记得保存和编译6、 只进行时序仿真, 仿真前需建立激励信号波形文件, 保存使用缺省文件名7、 下载前，选择对下载文件（sof 后缀）8、 下载前，确保试验箱电源打开八 注意事项 在断电的情况下, 才能进行插线连接; 加电前, 要仔细检查自己的线路. 确保正确后, 才允许打开电源; 不要使接线短路, 特别注意线头的插线处, 临近线头不能碰在一起; 实验箱不要出现单端插线, 将不需要的线去掉，以避免出现短路可能； 不要动标志为 CPLD 和 PAC 的拨码开关，保持其在 CPLD 位置，以免损害 FPGA 板； 不要将杂物（特别是导电物）和未用的接线堆放在实验箱的电路板上，保持电路板上的清洁，以免导致短路； 不要将液体泼贱在电路板上，若发生，不能加电，以免导致短路； 不要乱动和本次实验无关的电路部分； 不要用手触摸 FPGA 芯片的管脚，无论是在加电还是断电状态； 注意安全，不要触摸任何可能有强电的地方； 注意实验箱电源输出，不能将任何正电压输出和地（GND）直连，否则会短路烧毁器件； 实验结束后，请将实验箱电源关闭，并将实验用的接线和设备整理放好； 登记使用的设备和计算机编号, 注明设备的状态, 若有故障要描述清楚.九 系统参考附图 整体图 控制器 分频器 计时器 闹钟定时 显示控制 数码管显示 时间比较 蜂鸣器控制
