一种高速数据采集与处理系统的实时数据.doc

1、一种高速数据采集与处理系统的实时数据 分析与控制 j 的连接。费龙 通用原子，圣地亚哥，加州 92186 （收稿 1992 年 2 月 20 日; 接受刊登 1992 年 7 月 2 日） 一种高速数据采集系统，是与高速数字耦合 处理器描述。数据在 40 万每秒 14 位数据采集速度值 同时数据可能在 8000 万增长率为浮点运算处理 第二。这是通过耦合市售的格式的 VME 单板 基于英特尔 1860 定制设计与先入先出的计算机微处理器 记忆体电路，高速传输到处理器的主板内存数据。并行 加工来提高运算速度很容易实现，因为数据可以 同时向多个处理器转板。可能的应用包括高 速度的过程控制和实时数据

2、处理。描述一个具体的例子是在本 硬件是用于实现反馈控制参数的 18 系统，使用 100 输入信号，并达到了 100，我们的循环时间。 一 lNTRODUCTlON 数字技术的实际应用范围 在实验室过程控制和实时数据分析 迅速扩大的处理速度，随时 提供微处理器有所增加。然而，真正的 实时数字数据处理，不仅需要很高的处理 速度，而且也是必要的高速数据采集 数据。注意数据采集速度，尤其 重要当大量的传感器，必须 每个采样分析周期。 本文介绍了一种通用数据采集 与处理系统既高速数字处理 和高速数据采集。英特尔 1860 微处理器是利用成为可能，用一个 处理器，高达 8000 万，每浮点运算 第二个（M

3、FLOPS），加上 4000 万整数操作数 第二。在与数字化处理，一般的平行 通用数字输入可以直接传输数据到处理器 内存在每秒 4000 万值率。 数字处理器可以存储数据和计算 在记忆体结果或将结果发送到输出设备或 通过工业标准的 VME 总线上的其它处理器。 多个处理器可以很容易地并行使用，因为 这里描述了系统的设计能力提供了 相同的输入数据传输到所有的处理器同时进行。 该系统的性能成为可能，一 新的先入先出（FIFO）存储器电路专 高速数据从任何类型的收购 数字数据源。该电路结合了商业 可用格式的 VME 单板计算机 根据 1860 处理器。本文介绍了建筑 数据采集系统和功能 在 FIFO

4、 存储器电路。讨论了一个具体的例子是 在其中详细商用数字化仪 作为数据源使用的数字，导致在高速 数字控制系统，用于控制放电 参数在 DIII - 托卡马克等离子体约束 device.2 这个高速应用，通用，数据 分析系统包括过程控制在时间快 响应是必要的和真正的大的时间分析 大量数据。例如，在一个过程控制中的应用 可能有大量数据的输入向量或矩阵 乘法可能需要作为控制循环的一部分。 1860 处理器的精心设计的矢量和矩阵 操作和计算利率接近最大 80 MFLOPS 可以实现大型矩阵乘法。 在长脉冲或稳态试验往往是 的情况是，收集的数据量远远超过了 为以后的分析能力，存储。实时减少 数据是必要的，

5、以有限的提取 参数存储。另外，实时分析 用于搜索有趣的签名活动 该信号的时间间隔，所有的原材料或 处理后的数据应存档。一个实时显示 为减少实验操作方便数据 也是一种可能的应用。在短脉冲的实验中， 该处理器的内存可用于存储数据的过程中 脉搏。然后，数据容易获得的高 处理器的处理速度 postpulse。例如，这 应用程序的类型是具有高脉冲应用的理想选择 高频数据的实时分析是不实际 但必须处理了傅立叶变换 在每个脉冲的算法提供快速反馈给 操作实验。在 1860 微处理器 非常适合有能力向这个应用程序来执行 1024 点快速傅立叶变换在复杂的少 超过 1 毫秒。 美国证券交易委员会。二，系统设计描述

6、和秒。三 具体的应用实例。 二。系统设计 数据采集与控制系统主要是基于 在商用部分组成：数字 基于 VME 处理器和输入和输出电路格式 电路板，以及一个高速的外部来源 数字数据。在图简称 TBE 系统框图。一图。 1。一个完整的数据采集和处理框图 系统。每个 SuperCard -（实时计算机）是搭配一 FIFO 存储器子板。在这个例子中，数字化仪的 CAMAC 格式 被用作数字化数据源。同时显示在主机上， 的 D / A 转换器的模拟输出和数字输入/ 输出电路板，都在 VME 的格式。 作为外部数据源的格式显示的 CAMAC 在这个例子模拟到数字转换器的讨论 秒。三，但许多其它低或高的数据速

7、率来源 是实际的，例如，在图像的 CCD 相机阵列处理 申请。的 VME 格式 SuperCard 制造的 采用 CSP Inc.3 提供了 1860 处理器，高达 16 兆字节 内存和一个通用子板接口。 Sun Microsystems 的 SPARCengine 1e 中的 VME 板 担任软件开发和计算机主机 通过 X 窗口提供了终端的用户界面。 1860 处理器的软件是用汇编语言， C 或 Fortran 语言。图 1 还显示附加模拟 和数字输入和输出设备在 VME 格式。 到高速数据采集的关键是 FIFO 内存子板的 SuperCard，已 在设计和通用原子构造。该 子板提供了一种通

8、用接口， 接收数字数据和高速数据传输 直接向有关 SuperCard 下控制记忆 在 1860 处理器。然后，数据存储可用 或处理。 一个女儿的 FIFO 存储器块图板 如图所示。 2。有两个输入多路复用器，每个 其中接受四个高达 14 位数字输入值 每个的速度高达 5 MHz 的平行。每个复用器 在 20 日转移到一个单独的 FIFO 存储器的数据兆赫 率。直接内存访问（DMA ）操作用于 转移从两个并行 FIFO 存储器中的数据 *- 接受 触发 Elght 14 恩 $ 14 托德 f 的 14 雅轩 巴士 56 至 14 日我登记复用器 信号：CSPl Supercard - 2 图。

9、 2。一个女儿的 FIFO 存储器电路板框图。 到 1860 处理器板的记忆也以 20 兆赫， 率，造成了最大可能的数据采集 速度每秒 40 倍 lo6 值。这些数据被写入 在处理器板的存储器中的顺序位置，使 在输入总线与每个数据值可以很容易地联系 确定。 一个多路输入的使用减少了所需的 高速的数据源和信号的频率上 数据输入线，同时还提供数据传输 在处理器的内存的最大速度。然而， 最大数据传输速度只有实现 数据源可以提供 5 八个平行值 兆赫。在许多情况下，它是相对容易的设计数据 源，以满足这些要求。在 SEC 的例子。 三，有八个单独的数据并行有线来源。 从单一的高速数据源可以累积 在寄存器

10、八个样品转移到前宽 子板。在情况下的最佳配置 是不可能的，传输速度减小线性 提供的值的数量，并与平行 输入频率。该子板可被编程 忽略的数据总线在任何时候都没有使用。 由此可见，FIFO 存储器消除任何同步要求 在处理器时钟和数据 时钟源。这允许并行处理应用 其中输入信号以菊花链的几个 子板（图 1） 。该数据写入到 FIFO 内存板，同时在几个女儿，但 实际的 DMA 传输到处理器的记忆可能 独立进行的子板。 从数据源到 FIFO 控制接口 内存板很简单，仅使用两个主要触发 信号， “数据接受触发” 和“开始触发。 ”数据 接受触发是对信号子板有 输入总线上的数据可用。在此上升沿 信号（图 3

11、） ，公交车的四个输入的内容被锁定 5465 致科技。仪器和设备。 ，卷。 63，第 11 号，1992 年 11月的数据分析与控制 5465（二）输入数据总线 D =数据2 3 X 数据 吨余 （三）复用器，女 输入寄存器 二，数据升 12 X 数据 1 （四）$ lpaxa 我 图。 3。为外部数据接口，FIFO 的时序图 子板内存中描述秒。二。 （一）触发的 子板，（二）对董事会的女儿输入总线数据，（三） 在输入数据寄存器的子板多路复用器，以及（四） 对多工器（甲，乙，丙，丁输出的数据参考的数据 对原产于每一个数据总线的 4 套）之一。 成在每个输入的多路复用器寄存器。该 根据输入信号可

12、以改变巴士在以下 200 纳秒的期间四个数据值 从每个复用器输入到一个 FIFO 转移登记 内存。因此，接受数据的每个周期触发，八 数据值传送到 FIFO 存储器和缓冲 那里，直到转移到 SuperCard 内存是 要求。 直接内存访问控制逻辑（图 2）监督 从 FIFO 存储器的数据传输到 SuperCard - 2。通过设置子板的控制和 状态寄存器的内容（图 2），以各种方式来启动 并停止 DMA 传输可以选择允许适应性 到广泛的应用。有三种方法 一个从 FIFO 存储器的数据传输到 SuperCard 内存可以被触发（1）在逻辑 1 开始触发信号可以启动一个转让，（2）过户 启动时自动一

13、半可用的 FIFO 存储器被填满，或（3）1860 处理器可以请求 立即转移的一个开始。还有三个 如何结束一个数据传输：（1）当 FIFO 存储器 成为空的，而开始触发信号逻辑 0，（2） 当指定数量的数据值已转移 从 FIFO 存储器，或（3）当 FIFO 内存是空的。 启动和停止方法 1 方法 1 被设计成 一起使用时，完全是根据数据采集 外部数据源的控制。外部 为数据源信号与 DMA 传输请求 立即开始触发信号开始前转移 向 FIFO 存储器的数据。然后，数据传输 不断从 FIFO 存储器的 SuperCardmemory。 由此可见，FIFO 存储器可能会暂时 空如果外部来源不提供数据

14、快速 不够。在这种情况下，电路简单直接内存访问 再次暂停，直到数据在 FIFO 中的可用内存。 在这个方案中，有最短的延迟 从外部源的数据转移到 SuperCard 内存，很适合实时情况 控制中的应用。当外部源已完成 提供，开始触发信号被删除，但数据 DMA 传输并没有结束，直到清空 FIFO 存储器， 使所有可用的数据写入到处理器 内存。 5466 致科技。仪器和设备。，卷。 63，第 11 号，1992 年 11月 启动和停止方法 2 方法 2 被设计为 一起使用时，提供持续的外部来源 在任意流率的数据和 ig60 进程 成批的数据。在这种情况下，860 处理器 控制数据传输，要求一个具体

15、的数字 在每个 DMA 传输数据值从 FIFO 存储器 到 SuperCard 内存。外部源控件 到 FIFO 存储器的数据传输。这 设置适合的应用场合之间的延迟 采样的数据和数据处理可 耐受性，例如实时减少和/ 或存储 输入数据，在控制反馈到实验是不 必要的。当 FIFO 存储器是半满的直接 内存访问传输自动触发， 当值所需的数目已写入 SuperCard 内存，传输结束。然后在 1860 这一批数据处理，而下一批被写入 到 FIFO 存储器。所需的数据量每 指定批次由 1860 写进了一个值 数据传输计数器（图 2）。 任何数据传输相结合的方法启动和停止 可以进行编程，使数据采集协议 可根

16、据需要选择匹配的各种应用。 能够读取数据传输计数器，以确定 传输的数据的值的数目增强了这种灵活性。 数据传输活动是启用或禁用 通过在控制和状态寄存器的控制位。这 寄存器也可以用于清除 FIFO 的内容 内存，提供了触发和使能信号到外部 数据源，或重置子板和外部 数据源。该 SuperCard 内存位置 缓冲区接收数据是由一个写入值 由 1860 到地址计数器（图 2）。最后，32 位关联的计数器锁存（图 2）可提供 时序信息。计数器的设计是清除 由“ 计数器复位” 信号，由递增 “计数器的时钟” ，以记录时间或计数一些 集活动，在实验中。计数器的值 可以在显示的时间锁定的“计数器锁存 触发器“

17、，然后宣读了 1860，或致函 SuperCard 内存在数据传输，以 记录一些重要事件的时间，如触发 时间的数据样本集。在 1860 还可以阅读 计数器的当前值在任何时间。 数字输入的数据提供，但必须为整数 被转换，因为 860 处理器浮点格式 最有效地执行计算在浮动 点。 FIFO 的内存板架构支持 一个有效的转换方法。在转换 算法，一整数被放置在最显着的 23 一个浮点寄存器和上 9 位位都设置 到固定值掩码图所示。 4（a ）条。这将导致 一个有效的 IEEE 格式，32 位浮点常数， 等于整数值加 223。从这个浮点 恒等于 223 减去，从而在适当的 归浮点值等于原始整数。 该子板

18、支持写这个算法 整数数据到内存的方式，让没有多余 数据分析与控制 5466（4 3130 23 0 位数字 225 吨整数= 1011 0 0 100 32 位整数数据 吨 浮动 点 符号位（正整数假设）登记 （二）子板 17 6 6 4 3 6 1 64 2 吨 BitBus ，我 - 我 - 我 - 我， 字节数 这些数字化仪这些邸; 演技 字节数据字节 不写不写 Alterad 来改变，以 内存内存 1 1 内存 7 6 5 4 3 2 1 0 内存 内容= 6x4660 llnput 数据！ 0x4600 ilnput 数据字节数 4 4，写的 2zs +锌+整数数据 整数数据2接收“

19、处理器 图。 4。对于整数值转换为浮点格式计划。图。 5。一个框图显示方式的 CAMAC 格式的数字化仪 （一）的整数数据和掩码值和自定义数字化仪连接控制器所需的安排，是为与 FIFO 使用 一个 32 位字。 （二）图表显示内存的女儿子板的安排。数字化仪模块是 DSP 技术有限公司 机载数据总线的数据传输过程中的 SuperCard 内存。模型2812A。 处理要求是为了增加屏蔽值。该 1860 处理器，SuperCard 内存，和女儿 板端口使用 20 MHz 的 64 位宽总线的工作。 在一次 DMA 操作，转移一子板 数据值在每个周期的两个部分，每 16 位 该巴士图。第 4（b），结

20、果在 40 M 样点/ s 的数据 采集速率。在每一个存储器写周期，内存 在输入总线映射到未使用的 4 个字节是不 改变。这些内存字节对被初始化的 1860 在数据传送到正确的掩码值 转换算法。因此，正确的格式 32 位 值可以直接从内存中读取并没有其他的处理 之前，需要执行的 1860 处理器 减法运算。利用 1860 处理器的流水线 数据输入指令和流水线浮点 减法指令，每个整数的值转换 浮点格式要求只有一个处理器时钟周期 并可以完成的，作为数据输入同样的速度， 每秒 4000 万。 三。一个应用实例 这个高速数字数据采集与处理 系统已被用于实现先进的等离子 控制系统的 DIII - 托卡马

21、克等离子体约束 实验.*该系统采用模拟量大约 100 诊断信号作为输入，产生输出命令 18 或更多的控制参数。所需 控制周期时间大约为 100 ps 的。在这个时候 整个数据集必须被收购，处理器必须 执行，其中包括计算，两个矩阵乘法， 包括矩阵乘以 20 倍，由 100 100 5467 致科技。仪器和设备。 ，卷。 63，第 11 号，1992 年 11月 到 FtFO 记忆 子板 开始触发 数据接受触发 计数器的时钟 计数器复位 计数器锁存触发器 Datae 西 O FtFO 记忆 子板 操作系统“。 TRAQ 家庭 总线数字化仪 元数据载体，最终的结果，有 18 数字的整数， 必须写入数

22、位类比转换器模块。 大型矩阵乘法仅需要 4000 浮动 点算术运算，而在已取得的速率 79.4 MFLOPS，需要 50 ps 的。数目众多的 输入和输出信号，短周期所需的时间， 在处理大量数据的发展动力 一个非常高的高速数字控制系统。 在这个系统中，模拟输入信号的数字化 市售的 CAMAC 格式，TRAQ 家庭 从 DSP 技术的数字化仪，数字化仪提供 Inc.4 使用的有 12 位分辨率和最大为 100 千赫 转化率，但与高达 14 位分辨率数字化仪等 和高转换率的 5 兆赫可 使用。图 5 显示了如何将这些数字转换器具有与所用 FIFO 存储器子板。通常，TRAQ 数字化仪 安装程序包括

23、数字化仪模块，控制器模块， 和内存模块由两个相互关联的私营巴士。 在这里描述的应用程序，只有数字化仪模块 被使用。在不使用的 CAMAC 总线除非提供 权力。私营数字化总线被定制 数字转换器控制器模块整合数字化仪和 子板上的 FIFO 存储器。 图 6 显示了自定义数字化控制器的更多 细节。到子板接口 FIFO 存储器 很简单，所以很少需要在复杂性 数字化控制;显示已实施的设计 只有八个部分。控制器的数字化仪 无论是控制触发产生一个样本触发器 通过对 1860 子板或从 外部来源。每次接收样品触发 数据分析与控制 5467 图。 6。一个数位器控制器的框图，用于界面 在 TRAQ 家庭数字化仪

24、和 FIFO 存储器子板。 该控制器遵循以下固定序列， 然后暂停等待下一个样品的触发器。 （一）“转换触发 ”发送到数字转换器模块 开始就对所有数字化的模拟数字转换 渠道。 （2）控制器等待直到转换完成。 （3）触发信号开始提出来指示 FIFO 存储器板，数据会来，而 到 SuperCard 内存转让应当开始。 （4）频道地址发送到数字转换器，使 对每个通道的数据被放置在输出 总线序列。 （5）每次新数据可用时，控制器 接受生成的数据为 FIFO 触发板 （图 3）。 （6）数字化仪后，所有通道都已经解决， 启动触发信号被否定，以示 子板的 FIFO 存储器，所有的可用 已经提供的数据，而 D

25、MA 传输 应该结束后，FIFO 存储器被清空。 16 数字化仪如图所示。 5 人安排在八 对，每对有其 out.put 数据总线直接连接 （或通过缓冲区）至第 14 位的数据输入一 在 FIFO 存储器子板巴士（图 2）。每个 数字化仪模块对包含 16 个通道，每个 这些渠道有一个介于 0 和独特的通道地址 15。该频道地址发送控制器的数字化仪 同时对所有的数字化，使每个 时间一新地址生成，八通道数字化仪 是并行处理和八个新的数据值 生成的，一对 14 位数据连接八个巴士每 到 FIFO 子板。因此，在 128 在 16 个模块如图示波器通道。 5，只 16 个地址周期须把所有的数据。 第一

26、百二十八个频道可传输 5468 致科技。仪器和设备。，卷。 63，第 11 号，1992 年 11月 12/ 40 倍 106 /秒= 3.2 ps 的。一个额外的 3.2LSI 的要求 128 个整数值转换为浮点格式要求 由 1860 处理器。 在这个过程控制中的应用一组数据 收购和处理，然后一个新的数据集收购。 每一个通道采样示波器的取得，控制 命令的计算机，并输出命令的书面 为 D /在每个控制周期 A 转换器。接近尾声 每个控制周期，导致 1860 处理器样品 触发器生成，使下一组数据将 可于下一个软件周期的开始。因此， 数据采集周期同步的软件 在 1860。 32 位计数器（图 2）

27、用于跟踪 实验过程中脉冲时间。该计数器 时钟由 1 MHz 方波信号和价值 每个锁存计数器一组数据被收购的时间。 1860 处理器的使用这个值来确定已过 在实验时间。 通过软件更改，这个硬件安装程序 很容易被用来获得一个连续的数据流，如 将是有用的一个通用数据采集应用。 在这种情况下，样品将会产生触发 在由外部源（图 6），定期 将实验同步脉冲，使 数据定时将已知的。这些数据将被写入 根据数位器控制器的控制 FIFO 存储器 模块和在那里举行，直至移交给 SuperCardunder 控制 1860 处理器。在 1860 处理器 将程序与数据传输计数器（图 2） 所需的样本数。每次 FIFO

28、存储器 达成的半满状态的编程数 样本将被自动转移到 SuperCard 内存。然后再处理的 1860 会这一套 的数据，而下一组被写入 FIFO 存储器。 在处理可能构成，例如，傅立叶 改造或一些其他类型的数据分析，或申请 一个数据压缩算法，最大限度地 数据量，可以容纳在可用内存。在这 应用程序的数据采集和处理是不 不一定同步。这是必要的，只有 1860 过程中，按平均率的数据是一样快 平均速率的数据被收购。 致谢 这项工作是由美国支持部 根据合同能源号：DE - AC03 - 89ER51114。该 笔者想对 E.布朗承认，A.援助 Kellman，大肠杆菌麦基，答 Nerem，三柏，体育 Petrach，和 河斯奈德。 英特尔公司，“iS60 64 位微处理器程序员参考 手册，“订单数量 240329-003，英特尔文学销售，采购订单盒 7641，吨。展望，白细胞介素 60056-7641。 * j 的河费龙，答 Kellman，大肠杆菌麦基，吨奥斯本，第Petrach，吨秒， 泰勒，学者怀特，第 14 届国立清华大学/核动力源研讨会 融合工程师协会（IEEE，纽约，1991 号卷。2，第 761。 3CSP 公司。 40 林内尔环路，比尔里卡，硕士 01821。 的 DSP 技术公司。，48500 加藤路，弗里蒙特，加州 94538。 数据分析与控制 5466